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서울시립대학교-전자전기컴퓨터설계실험2-제08주-Lab07-Pre

저작시기 2016.09 |등록일 2017.09.04 워드파일MS 워드 (docx) | 7페이지 | 가격 1,300원

목차

I. Introduce

본문내용

I. Introduce
Object
A. Understand, learn, and do programming about State Machine.
Background Knowledges

A. State Machine
State is changed by external input and system clock.
Output value is determined by state.

B. Moore Machine
One kind of state machine.
A Moore Machine has 3 states and 3 outputs.
Input data is only used to change output value.

<중 략>

Behavioral Simulation
- Simulation 조건에 맞게 Source Code를 수정해준다.

<그 림>

- Behavioral Simulation Result를 확인하면, reset switch를 누르면 state는 0으로 초기화됨을 확인할 수 있다. 따라서 input X에 해당하는 button switch 1을 누르거나, 누르지 않거나 두 가지 경우의 output만 가진다. button switch의 toggle 작용에도 reset switch의 input때문에 다음 state로 넘어갈 수 없기 때문이다.
- Reset switch의 input이 없는 경우, State = 0에서, input X가 1이 되었다가, 다시 0이 되면 state = 1로 넘어간다.
- State = 1에 머물 때에는 output = 2’b00이지만, input X를 누르고 있을 경우 다음 state를 넘어가기까지 과정 중에 있으므로(state 1 -> 0의 사이) output = 2’b01이 된다.
- State = 0에 머물 때에는 output = 2’b00이지만, input X를 누르고 있을 경우 다음 State를 넘어가기까지 과정 중에 있으므로(state 0 -> 1의 사이) output = 2’b10이 된다.

참고 자료

교안 – Verilog HDL 실습 Lab#07 Sequential Logic Design, FSM and Clocked Counter, 서울시립대학교.
Datasheet - HBE-Combo II-SE VHDL과 Verilog HDL을 이용한 디지털 논리 회로 설계-XILINX-090508, 한백전자 기술연구소.
State Machine, Wikipedia.
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