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[Ispice] JFET 바이어싱

저작시기 2016.05 |등록일 2017.05.02 한글파일한컴오피스 (hwp) | 8페이지 | 가격 500원

목차

1. JFET 바이어싱
2. 실험목적
3. 연습과제

본문내용

<JFET 바이어싱>
바이폴라 트랜지스터와 같이 교류증폭기로 사용된 JFET는 교류 변화가 일어날 수 있는 직류 출력전압을 만들기 위해 바이어스되어야만 한다. JFET가 공통소스 구조로 연결되었을 때 입력전압은 VGS이고 출력전압은 VDS이다. 그러므로 바이어스 회로는 드레인-소스 접안 VDS와 드레인 전류ID를 위한 dc 값으로 결정되어야 한다. 아래의 그림은 n채널과 p채널 JFET의 바이어스 예이다.

그림에서 dc 공급전압 VDD는 저항 RD를 통해서 JFET에 드레인 전류를 공급한다. 그리고 또 다른 dc 전압은 게이트-소스 전압 VGS에 연결된다. 이 바이어스 방법은 게이트-소스 전압이 단자를 통하여 공급되어지는 일정한 전압에 의해 고정되기 떼문에 고정 바이어스(fixed bias)라고 한다. 위 그림의 출력 단자에서 키르히호프 전압법칙을 적용하면,

+VDD= IDRD+ VDS(양) → VDS= VDD-IDRD (n-채널)
-VDD= -IDRD+ VDS(음) → VDS= -VDD+ IDRD (p-채널)

이러한 수식을 사용할 때 VDS의 정확한 부호를 얻기 위해서는 VDD를 양의 값으로 사용하여아 한다.

참고 자료

없음
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