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인하대학교 디지털시스템설계 (verilog) 32bit ALU 설계

저작시기 2015.11 |등록일 2017.01.06 | 최종수정일 2018.03.24 파일확장자압축파일 (zip) | 12페이지 | 가격 1,500원

소개글

인하대학교 디지털시스템설계과목 과제

32bit ALU를 verilog를 이용하여 두가지 방법으로 설계하였다.
generate구문을 사용하였고, Hierarchical (계층구조) 방법을 적용

목차

1. 과제목적
2. 주어진 문제
3. 코드 내용
4. 하위모듈(ALU) 테스트벤치 코드내용과 검증
5. 최상위모듈 32bit ALU 테스트벤치 코드내용과 검증
6. 블록도(dataflow+behavioral 경우)
7. 블록도(dataflow)
8. 고찰

본문내용

1. 과제목적
1. generate 구문의 사용법을 익힌다.
2. ALU의 구조와 동작방식에 대해 알아본다.
3. Hierarchical 구조 모델링을 익힌다

<중 략>

8. 고찰
처음 최상위 모듈을 작성할 때 Set값을 wire로 선언하지 않고 시뮬레이션을 실시하였다. 코드상 에러는 발생되지 않았지만, 시뮬레이션값이 약간 이상했다. 전체적으로는 값이 잘 맞았으나, Operation이 3인 경우에만 문제가 생겼다. Result[0]값이 x가 나왔기 때문이다. 문제가 Operation이 3인 경우에만 한정되므로 이 경우에 해당되는 부분인 Less부분을 고려한 결과 Set부분에서 문제가 생겼음을 알 수 있었다. Set값이 top_ALU에서 출력값으로 정의가 되므로 굳이 wire로 처리할 필요가 없다고 생각했으나 이는 매우 잘못된 생각이었다. 이런 생각대로라면 중간의 Carry도 wire로 선언할 필요가 없기 떄문이다.

참고 자료

없음

압축파일 내 파일목록

32bitALU_happycampus.docx
ALU.v
ALU_32bit.v
tb.v
tb_32bit_ALU.v
top_ALU.v
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