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인하대학교 디지털시스템설계 (verilog) 8 to 1 MUX 설계

저작시기 2015.10 |등록일 2017.01.06 | 최종수정일 2018.03.24 파일확장자압축파일 (zip) | 12페이지 | 가격 1,500원

소개글

인하대학교 디지털시스템설계과목 과제

8 to 1 MUX module에대한 Dataflow modeling 방식의 Verilog HDL 코드를 작성하고 Testbench를 이용하여 시뮬레이션파형을 확인하시오.

목차

1. 과제목적
2. 주어진 문제
3. 공통적인 코드 내용
4. 여러가지 코딩방법
5. 테스트벤치 코드내용
6. 시뮬레이션 파형
7. 블록도
8. 고찰

본문내용

1. 과제목적
1. dataflow modeling의 3가지 방법으로 MUX를 설계해보고 장단점 분석하기
2. 다수비트의 입출력 시스템에 대한 설계를 익히기
3. Logic 블록도 및 시물레이션 파형 확인방법을 익히기

<중 략>

6. 시뮬레이션 파형
input에 대한 output의 경우의 수는 2000가지가 넘는다. 이 모든 경우를 기술할 수 없으므로 당연한 결과가 예측되는 값들은 제외하고 실질적으로 중요한 파형들만 표시하였다. 그리고 3가지의코드 경우 모두 파형이 같게 나옴을 확인하였고, 3가지의 코드의 경우 모두 기록하는 것은 불필요하다고 판단되어 한번만 기록하였다.

<중 략>

8. 고찰
MUX를 만드는 코드를 3가지 배웠는데 이 3가지의 코드로 모두 구현해보았다.
첫번째 코드는 부울대수의 지식만으로도 작성이 가능한 코드로써 매우 기초적인 코드이며 오타가 나기 제일 쉬운 코드이다.

참고 자료

없음

압축파일 내 파일목록

8to1mux_happycampus.docx
mux_8_to_1.v
tb_mux.v
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