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전자 회로 실험 (JFET 특성 곡선)

저작시기 2016.11 |등록일 2017.01.04 | 최종수정일 2017.01.24 파워포인트파일MS 파워포인트 (pptx) | 9페이지 | 가격 1,000원

목차

1. 실험 목표
2. 이론
3. 실험 절차 및 결과
4. 고찰

본문내용

실험 목표
2부 : 전압 제어 저항으로서의 JFET
전압 제어 저항으로서의 JFET 회로를 구성하고 실험할 수 있다.
자동 이득 조절 회로를 구성할 수 있다.

이론
1. JFET
접합 전계효과 트랜지스터이다.
게이트의 전압의 변화, 전류를 제어함

2부 : 전압 제어 저항으로서의 JFET
신호 발생기는 꺼져있어야 하며 VGG는 0V이어야 한다.
표 8-4의 저항값을 측정하고 기록
직류 파라미터를 계산하고 기록

참고 자료

없음
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