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디지털 시스템설계(16비트 일반가산기/CLA설계)보고서

저작시기 2014.05 |등록일 2016.02.01 | 최종수정일 2016.06.05 한글파일한컴오피스 (hwp) | 7페이지 | 가격 1,000원

소개글

구성 목록
1.For-Generate문으로 CLA설계
2. 패키지문으로 CLA-16t설계
3.컴포넌트 구성 16비트 전가산기 설계
source와 결과값 캡처 및 정리되있음

목차

없음

본문내용

Generate문
병행 처리문에서는 component를 반복적으로 사용하기 위해서 generate문을 사용한다. generate문은 단순 반복생성을 위한 generate문(for-generate문)과 주어진 조건에 따라 여러 번 반복 처리하는 generate문(if-generate문)이 있다. 단순 반복생성을 위한 generate문은 for 변수 in 변수범위 generate 형식을 갖추는데 변수범위는 0 to n-1 또는 n-1 downto 0을 사용한다. 조건에 따라 반복 처리하는 generate문을 이용하여 합성을 할 때 반복 횟수의 값을 명확히 결정할 수 있어야 한다. generate문은 문두에 레이블을 두어 반복 논리합성에 도움을 주게 한다.

<중 략>

Package문
package는 자료형(type), 함수(function), procedure등을 한 장소에 모아 선언한 것이다. package는 library에 종속되며, VHDL 문장에서 use구문에 의해 불려진다. 패키지 구조는 패키지 선언과 패키지 몸체로 이루어진다. 패키지 선언의 역할은 외부에서 사용할 수 있도록 인터페이스를 담당하는 것이며, 자료타입이나 부프로그램의 이름이 있다. 패키지 몸체는 패키지 선언에서 선언한 부프로그램의 구체적 내용이 들어있다. 이러한 기술방법은 entity와 architecture의 구조와 유사한데 entity에 해당하는 것이 package선언이며 architecture에 해당하는 것이 package body이다. 이와 같이 외부 선언을 위한 인터페이스에 해당하는 entity와 package선언을 1차 유니트라고 하며, 몸체에 해당하는architecture와 package body를 2차 유니트라 한다.

참고 자료

없음
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