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전자전기컴퓨터설계실험2(전전설2)4주차결과

저작시기 2015.09 |등록일 2016.01.14 | 최종수정일 2017.02.10 워드파일MS 워드 (docx) | 19페이지 | 가격 1,500원

목차

Ⅰ. 서론 (Introduction)
1. 실험의 목적(Purpose of this Lab)
2. 배경 지식(Essential Backgrounds for this Lab)

Ⅱ. 방법 (Materials & Methods)
1. Materials
2. Methods

Ⅲ. 실험결과 (Results)
1. XOR 게이트를 이용하여 감산기를 설계하시오.
2. 4bit 감산기를 설계하시오.
3. 1-bits Comparator를 설계하시오.
4. 1-bit Comparator를 이용해 4-bits Comparator를 설계

Ⅳ. 토론 (Discussion)
가. 감산기 모델링
나. module instance 설계 시 주의할 점

Ⅴ. 결론 (Conclusion)

Ⅵ. 참고문헌 (reference)

본문내용

Ⅰ. 서론 (Introduction)
1. 실험의 목적(Purpose of this Lab)
Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 가산기 구현의 응용인 감산기를 구현하고 또한 비교기를 구현한다.

2. 배경 지식(Essential Backgrounds for this Lab)
가. 2의 보수
컴퓨터에서 뺄셈을 인식하는 법은 다음과 같다. 예를 들어 2-2=0과 같은 뺄셈은 2+(-2)=0처럼 덧셈의 연산으로 바라볼 수 있다. 그러나 이처럼 뺄셈을 덧셈의 연산으로 바라보기 위해서는 음수의 표현이 가능하여야 한다. 허나 컴퓨터에서는 부호의 표시를 하지 않기 때문에 보수를 사용하여 음수의 표현을 한다. 보수란 말 그대로 채워주는 수라 할 수 있는데 예를 들어 세 자리 십진수에서 1의 보수는 99라 할 수 있다. 컴퓨터의 경우 2진수를 사용하므로 예를 들어 네 자리 이진수에서 0001의 1의 보수는 1110이라 할 수 있다. 그러나 2진수에서의 1의 보수는 0의 존재를 두 개로 만들기 때문에 2의 보수를 사용하여 음수를 표현한다. 2의 보수를 취하기 위해선 해당 수의 1의 보수를 취해주고 1을 더 해주면 된다.

나. Combinational Logic
정해진 input이 들어오면 정해진 output이 나오는 회로는 Combinational Logic 즉, 조합회로라고 하며 자체 state가 있어 동일한 input이 들어와도 output이 다른 순차회로와는그 차이가 있다. 조합회로의 예로는 And gate, Adder, Mux 등이 있다.

다. 감산기
4bit 가산기와 마찬가지로 하위 모듈들로 구성된다. 가산기의 경우 반가산기들의 상위 모듈인 전가산기가 4bit 가산기를 만들었던 것처럼 감산기 또한 반감산기들의 상위 모듈인 전감산기를 이용하여 4bit 감산기를 만들 수 있다.

라. comparator
비교기의 경우 두 수의 크기를 비교하여 다음과 같은 진리표를 얻을 수 있게 설계 가능하다. 경우의 수는 총 3가지로 대,소 비교와 값이 같을 때이므로 진리표 또한 3가지 경우로 표현할 수 있다.

참고 자료

VHDL과 Verilog HDL 을 이용한 디지털 논리 회로 설계 <XILINX편>
https://en.wikipedia.org/wiki/Verilog
2의 보수-http://terms.naver.com/entry.nhn?docId=2835898&cid=40942&categoryId=32828
컴퓨터 구조 및 설계 (David A. Patterson 외 1명) 2장 부분
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