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전자전기컴퓨터설계실험2(전전설2)3주차예비

저작시기 2015.09 |등록일 2016.01.14 | 최종수정일 2017.02.10 워드파일MS 워드 (docx) | 18페이지 | 가격 1,500원

목차

Ⅰ. 서론 (Introduction)
1. 실험의 목적(Purpose of this Lab)
2. 배경 지식(Essential Backgrounds for this Lab)

Ⅱ. 방법 (Materials & Methods)
1. Materials
2. Methods

Ⅲ. 실험결과 (Results)
1. 1-bit Full Adder(Gate Primitive Modeling)
2. . 1-bit Full Adder(Behavioral Modeling)
3. 4-bits Full Adder( Gate Primitive(2) + Behavioral(2) )
4. 4-bits Full Adder( Behavioral modeling )

Ⅳ. 토론 (Discussion)
가. Timing simulation 과 Functional simulation 차이
나. Simulation 시 주의점

Ⅴ. 결론 (Conclusion)

Ⅵ. 참고문헌 (reference)

본문내용

Ⅰ. 서론 (Introduction)
1. 실험의 목적(Purpose of this Lab)
Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 전가산기를 구현하고 이를 FPGA를 이용하여 구현한다. 또한 gate primitive modeling 과 behavioral modeling의 차이를 이해하고 설계한다.

2. 배경 지식(Essential Backgrounds for this Lab)
가. HDL(Hardware description language)
말 그대로 하드웨어를 표현하는 언어라는 뜻으로 전기, 전자회로적인 특성을 기술하는 언어이다. 원하는 동작을 구현할 수도 있고 구조 또한 기술 가능하다. C 등등의 다른 언어와도 비슷하나 특정 시간이나 동시성을 표현할 수 있다는 점에서 그 차이가 있다.

나. Verilog HDL
Verilog는 HDL 중 하나로 전자 회로 및 시스템에서 쓰이며 회로 설계 및 검증, 구현 등의 용도로 사용된다. Verilog 코딩 시 영어의 대소문자를 구별하며 모든 키워드는 소문자로 제공되고 문장의 종결은 세미콜론을 사용하여 종결한다. 또한 공백(띄어쓰기 등)의 사용은 가독성을 높이기 위해서만 존재하지 특별한 의미는 가지지 않는다. 이처럼 C나 JAVA에서도 볼 수 있는 특징들을 가지고 있다.
Verilog와 다른 언어들과 비슷하면서 또한 다른 점은 설계의 기본 단위가 모듈이라는 점이다. 하위 모듈들이 상위 모듈과 연결되어 있으며 각 모듈들은 하나의 체계를 가진다.

다. Gate primitive modeling
기본적인 구조는 논리 게이트들의 조합들로 이루어진다. 먼저 사용될 재료들(input, output, wire)을 정의해준 뒤 이 재료들을 사용한다. Schematic으로 논리 게이트를 구현해보면 input과 output, 또 다른 재료들로 이루어져 있다. 이 점에 착안하여 각 게이트들을 정의해주고 먼저 정의해두었던 재료들을 사용하여 게이트를 구현해준다. 이런 식으로 게이트들의 조합으로 모델링하는 방법을 Gate primitive modeling 이라 한다.

참고 자료

VHDL과 Verilog HDL 을 이용한 디지털 논리 회로 설계 <XILINX편>
https://en.wikipedia.org/wiki/Verilog
HBE-ComboⅡ-SE
http://www.hanback.co.kr/products/view/343
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