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전자전기컴퓨터설계실험2(전전설2)6주차예비

저작시기 2015.09 |등록일 2016.01.14 | 최종수정일 2017.02.10 워드파일MS 워드 (docx) | 12페이지 | 가격 1,500원

목차

Ⅰ. 서론 (Introduction)
1. 실험의 목적(Purpose of this Lab)
2. 배경 지식(Essential Backgrounds for this Lab)

Ⅱ. 방법 (Materials & Methods)
1. Materials
2. Methods

Ⅲ. 실험결과 (Results)
1. 4비트 SIPO BCD TO EXCESS-3

Ⅳ. 토론 (Discussion)
가. SIPO 모델링
나. 초기값 설정해주기

Ⅴ. 결론 (Conclusion)

Ⅵ. 참고문헌 (reference)

본문내용

Ⅰ. 서론 (Introduction)
1. 실험의 목적(Purpose of this Lab)
Xilinx 프로그램으로 HDL 중 하나인 verilog를 사용하여 순차회로를 이해하고 순차회로 중 플립플롭 회로에 대해 이해한다.

2. 배경 지식(Essential Backgrounds for this Lab)
가. 순차회로
정해진 input이 들어오면 정해진 output이 나오는 조합회로와는 달리 input과 다르게 현재 상태와 현재 입력의 조합으로 정해지는 회로로 현재 상태는 그 전의 입력에 따라 정해진다. 대부분의 디지털 시스템 회로들은 순차회로로 구성되어있다. 대부분의 순차회로는 clk 이란 요소가 존재하여 이를 통하여 값을 저장하거나 전송할 수 있다. Clk은 보통 0과 1로 이루어진 펄스파로 그 방법에 따라 회로에 영향을 주는 방식이 다르다. 기본적으로 영향주는 방식으로는 총 3가지로 0과 1일 때 영향을 주는 position level과 0에서 1로 바뀔 때에 영향을 주는 positive edge , 1에서 0으로 바뀔 때 영향을 주는 negative edge로 구성되어있다.

나. SR래치(LATCH)

<그 림>

순차회로의 대표적인 예로 결과값이 입력에 영향을 미치고 있다. 래치는 1-bit의 기억소자로 순차회로의 가장 기초적인 소자이다. 래치의 가장 중요한 성질은 바로 set와 reset인데 nor gate를 이용한 래치의 경우 set에 입력이 들어오면 q에 1을 reset에 입력이 들어오면 q`에 1이 출력되는 점이다. 진리표를 통해서 이를 확인할 수 있는데 여기서 한가지 더 주목 해야 할 점은 입력에 둘 다 0의 값이 들어갔을 때이다. 이 때는 직전의 값이 유지되는 것을 확인할 수 있다.

<그 림>

Nand gate를 이용한 래치는 or gate를 이용한 래치와 반대이다. Set에 1이 입력되었을 때는 q`에 1이 reset에 1이 입력되었을 때는 q에 1이 출력된다. 그리고 각각 1이 입력되었을 때에는 그 전의 값을 유지한다.

다. SR플립플롭
래치와 플립플롭은 비슷하지만 그 차이가 분명 있다. 플립플롭은 래치로 구성되어 있지만 clk이라는 요소가 추가적으로 존재한다.

참고 자료

http://blog.naver.com/seo0511?Redirect=Log&logNo=10155782186
Digital design – M.Morris Mano 외 1명 (5단원)
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