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카운터

저작시기 2014.02 |등록일 2015.12.07 | 최종수정일 2015.12.10 한글파일한컴오피스 (hwp) | 2페이지 | 가격 1,000원

소개글

4bit 카운터 설계
verilog를 이용한 카운터 설계.
code설명과 test bench 코드 , count simulation 결과

목차

1. Introduction
2. Schematic
3. Verilog Source
4. Test Bench
5. Waveform

본문내용

1. Introduction
비동기 negative reset을 사용하며, reset 되면 출력(dout)은 0이 된다.
load신호가 뜨면 카운트를 중단하고 입력(din)을 받는다.
up이 1이면 증가, 0이면 감소한다.
cen이 1일때만 카운트 되며, 0이면 카운트 하지 않는다.
우선순위는 reset > load > cen 순이다.
값이 15에서 0으로 갈 때 overflow가 생기며, 0에서 15로 갈 때는 underflow 신호가 발생한다.

참고 자료

없음
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