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디지털 시스템 실험, Verilog 코딩, Adder/Subtractor/Multiplier/Divider, Binary to BCD 설계, FPGA보드 결과 포함

저작시기 2015.10 |등록일 2015.12.05 | 최종수정일 2018.05.23 한글파일한컴오피스 (hwp) | 5페이지 | 가격 1,800원

목차

1. 실험제목
2. 실험목표
3. 실험결과
4. 토의

본문내용

실험제목
Add/Subtractor/Multiplier/Divider 설계

실험목표
Half Adder과 Full adder를 이용하여 4bit Add/Subtractor를 설계하고, Multiplier / Divider를 설계한다.

<중 략>

토의
이번 실험은 Half Adder, Full Adder, 4bit Adder/Subtractor 그리고 Multiplier를 설계하고 FPGA 보드에 연결하여 4bit Adder/Subtractor와 Multiplier를 작동해보았다. Half Adder는 간단히 exclusive or 게이트 하나와 and gate 하나를 이용하여 Coding이 가능하다. 그리고 Full Adder는 처음에 예비보고서에 Verilog에 배열을 이용하여 4'b 형식으로 선언하여 코딩하였는데 이렇게 코딩을 하는게 목적이 아니라고 하셔서 다시 Half Adder 2개와 or 게이트 하나를 이용하여 구현하였다.

참고 자료

없음
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