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아주대 논리회로실험 설계 프로젝트 예비보고서(Stop Watch)

저작시기 2014.11 |등록일 2015.11.28 한글파일한컴오피스 (hwp) | 7페이지 | 가격 3,000원

소개글

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목차

1. 설계 목적
2. 설계 준비물
3. 설계 요소
4. 설계 기능
5. 설계 이론

본문내용

❶ 비동기식 카운터
: 리플 카운터( Ripple Counter)라고도 하며, 각 단의 T F/F이 가해지는 Clock Pulse와 동기화 될 수 없으며, 전단 출력에 의하여 트리거 되기 때문에 종속 접속된 F/F의 단 수가 늘어날수록 전송지연이 발생하게 된다. 이러한 전송 지연은 사용할 수 있는 최대 clock 주파수를 제한하게 되며 한 상태와 다음 상태에 잠정적으로 중간 상태가 존재할 수 있어 논리상의 에러를 유발한다.
① 2진 리플 카운터 : 주로 T 또는 JK F/F으로 구성하며, 이 계수기가 계수할 때 가질 수 있는 총출력 상태는 n개의 F/F을 사용하면 2n 가지가 얻어짐
② 비동기식 2n진 계수기 : JK F/F n개를 연결하여 만든 계수기로 JK F/F을 사용하면 첫 번째 F/F는 외부에서 가하는 클럭 입력에 의하여 트리거 되고 n번째 F/F의 출력은 (n+1)째 F/F를 트리거함
③ 상향 계수기 : 0000에서 0001, 0010, ~ 1111로 입력 펄스에 따라 계수값이 증가하는 계수기

<중 략>

※ 회로에서 JK F/F 의 역할
: JK 플립플롭 소자를 사용하여 토글기능으로 스위치를 구현 하였다. 처음의 둘의 스위치는 0의 상태를 가지기 때문에 클럭이 AND gate를 통과하지 못하는 상태이지만 start/stop 버튼을 누르면 값이 1로 바뀌기 때문에 클럭이 7490소자를 0.1초 단위로 카운팅 시키게 된다. 다시 start/stop 버튼을 누르면 값이 0으로 바뀜에 따라 클럭이 차단되어 카운팅이 멈추게 된다. 그리고 start/stop이 1의 값을 가질 때(카운팅 진행중) 7490 clear쪽의 AND gate에서는 start/stop 버튼에 의해 0의 값이 들어가므로 카운팅이 되고 있을 때 작동하지 않다가 카운팅을 멈추면 비로소 1의 값을 가지게 되어 그 때 reset 버튼을 누르면 둘 다 1의 값을 가지게 되어 clear 단자가 작동한다.

참고 자료

없음
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