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[논리회로설계실험]커피자판기설계

저작시기 2013.02 |등록일 2015.07.07 한글파일한컴오피스 (hwp) | 5페이지 | 가격 1,500원

소개글

논리회로 설계실험 보고서로써 커피자판기설계(FSM설계입니다)
레포트작성하시는데 참고자료로 활용하세요

목차

1. 실험 내용
2. 실험 결과

본문내용

② 동작 설명
• 전원이 인가되고 Recet이 되면 "00"상태로 존재
• "00”(ST0) 상태에서 동전이 들어오면(Coin_in='1') "01"(ST1) 상태로 천이.
그렇지 않으면 (coin_in='0') "00"(ST0) 상태에 계속 존재.
• “01”(ST1) 상태에서 coffee가 선택이 되면(coffee_sel=‘’1“) "00"(ST2) 상태로 천이,
그렇지 않으면(coffee_sel='0') "01”(ST1) 상태로 계속 존재.
• “10”(ST2) 상태에서 coffee를 제공했으면(coffee_serve=‘1’) “00”(ST0) 상태로 천이,
그렇지 않으면(coffee_serve=‘0’) “10”(ST2) 상태로 계속 존재.
• 출력 State_out 은 “00”(ST0)일 때 “00", “01”(ST1)일 때 “01”, “10”(ST2)일 때 “10”을 출력한다.

<중 략>

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity fsm is
port ( clk : in std_logic; -- 다섯 개의 입력과 하나의 출력을 선언, state_out은 회로의 상태변수가 어떤 값을 저장하고 있는지를 보여주기 위해 필요.
reset : in std_logic;
coin_in : in std_logic;
coffee_sel : in std_logic;
coffee_serve : in std_logic;
state_out : out std_logic_vector(1 downto 0)
);

end fsm;
architecture fsm_arc of fsm is
type state_type is (ST0,ST1,ST2); -- 상태 정보를 저장할 변수들의 선언
signal state : state_type;
begin
process(clk,reset) -- 클럭과 리셋 신호가 변할 때 동작

참고 자료

없음
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