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[A+ 결과보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

저작시기 2012.09 | 등록일 2015.03.27 한글파일 한컴오피스 (hwp) | 5페이지 | 가격 1,000원

소개글

2012년도에 수강한 아주대 논리회로실험 레포트입니다.
학점은 A+를 받았구요.
대학원 조교들이 선호하는 양식과 구성으로 작성하였습니다.

기본구성

보고서 + 사진 + 진리표 + 고찰로 되어있습니다.

목차

1. 실험목적
2. 실험결과
3. 실험에 대한 고찰

본문내용

1. 실험목적
-Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해본다.
-디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 동작 원리를 이해한다.
-반가산기와 전가산기의 진리표를 작성해보고 각각의 특성과 차이점을 이해한다.
-반감산기와 전감산기의 진리표를 작성해보고 각각의 특성과 차이점을 이해한다.

<중 략>

-예비보고서 결과와 실제 실험결과와 이론적으로 나오는 결과값이 일치하였다. 사실 이 실험은 어떠한 양을 측정하는 실험이 아니고 단순히 회로도에 입력을 가했을 때, 생기는 결과가 명확히 정해져 있는 실험이므로, 실험값이 예비보고서와 이론적인 결과값이 같을 경우에는 실험진행시 회로를 올바르게 구성했다는 것 밖에 분석할 수 없는것같다.

<중 략>

- 반감산기와 전감산기는 음수를 2′s complement로 표현할 수 있다. 따라서 0-1 또는 0-1-1의 연산으로 -1 또는 -2까지 연산이 가능하다. 또한 반감산기와 전감산기의 결과가 2′s complement이기 때문에, 가산할 때 그대로 적용할 수 있다.

- 여기서 반감산기는 1-0의 결과가 0-1인 것과 달리 0-1의 결과가 1-1인 것으로 보아, 앞의 1은 논리회로 시간에 배웠던 2′s complement로 만든 0-1임을 알 수 있다. 즉, -1이다.

<중 략>

- 이번 실험은 가산기와 감산기에 관한 실험인데, 이진수에 대한 덧셈과 뺄셈을 나타내는 회로로 나타내보는 실험이었다. 실험 자체는 여태까지 했던 실험과 비교해서 단순한 실험이었지만, 직접 실험을 했을 때, IC와 다이오드에 문제가 생겨서 빨리 끝낼 수 있는 실험임에도 불구하고 조금 늦게 끝난것같다.

참고 자료

없음
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