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VHDL-시계

저작시기 2013.11 | 등록일 2015.03.03 한글파일 한컴오피스 (hwp) | 17페이지 | 가격 1,000원

목차

1. Clk_gen 부분
2. Mode_set 부분
3. time 부분
4. Stop_watch 부분
5. Segment 부분
6. watch_main 부분

본문내용

• 일반 시계 기능, stop watch 기능, 시간 조정 기능(시, 분 조정)
• Reset 스위치를 포함하여 5개의 스위치로 구성
• 오차를 줄이기 위하여 입력 clock은 5MHz 사용
• Training kit를 이용한 동작 확인을 위하여 segment display부분을 추가하여 설계
• 전자시계의 초기 상태는 일반 시계 모드로서 시간을 표시

<중 략>

1. Clk_gen 부분
5MHz의 clock을 10000분주를 하여 500Hz를 만들고, 이를 기본으로 하여서, 시, 분, 초, ms 까지 만들 수 있다. 또한 reset 입력을 받아서 clock과 내부의 signal을 초기화 시킨다. signal을 초기화 하는 이유는 입력을 초기화 할 경우 component시 고려해야 할 타이밍 문제가 복잡 해 지기 때문에 각 component의 signal을 초기화 함 으로서 오동작을 방지할 수 있다.
2. Mode_set 부분
입력에 Mode_in, Time_set_in, Clear_in, Start_stop_in, reset을 만들고 출력에는 Mode, Time_set, Start_stop, Clear를 만든다. reset이 입력으로 들어오면 초기화상태가 된다. 각 입력은 push 스위치로 받으며, clock에 동기화 되게 한다.

<중 략>

library ieee;
use ieee.std_logic_1164.all;

ENTITY clk_gen IS
PORT(
clk5M : IN STD_LOGIC;
reset : IN STD_LOGIC;

clk500 : OUT STD_LOGIC);
END clk_gen;

ARCHITECTURE clk_generate OF clk_gen IS

SIGNAL clk500_subs : std_logic;

참고 자료

없음
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