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아주대학교 전자회로2 설계2

저작시기 2014.05 |등록일 2014.11.30 | 최종수정일 2016.11.18 한글파일한컴오피스 (hwp) | 6페이지 | 가격 8,000원

목차

1. 그림과 같은 Single-stage 증폭단 회로를 주어진 조건을 이용하여 설계하고 검증하시오.
2. Miller's approximation을 이용하여 pole을 계산하시오.
3. Dominant-pole approximation을 이용하여 pole을 계산하시오.
4. Simulation한 spice schematic을 보이고, 모든 transistor가 saturation에서 동작하는지 확인하시오.
5. Transient simulation을 통해 입출력 파형을 plot하고, 설계한 voltage gain과 비교하시오.
6. AC simulation을 통해 voltage gain(dB scale)을 plot하고, pole을 구하시오.
7. 위 1) B, C에서 구한 pole과 값을 비교하시오.

본문내용

1) Design problem [20]
A. 주어진 Parameters 사양을 만족하고, 저주파 전압이득이 40 V/V 이상이 되도록 증폭단을 설계하시오.[10] (이 때, 주어지지 않은 parameter는 위 조건을 만족하도록 설계자가 결정함.)

<중 략>

(1_B) 은 Miller theoem을 통해 구한 것이고, (1_C) 은 dominant pole approximation을 통해 구한것이다. 두 개의 이론을 통해 나오는 pole 은 동그라미의 부분 만큼 오차가 발생하게 된다. 동그라미 쳐져 있는 부분은 으로 만약 이 오차 부분을 뺀 다면 (1_C)의 pole 또한
2.9 GHz에 근접하게 된다. 이 처럼 오차의 값이 큰 이유는 PMOS/ NPOS로 구성 된 회로 이기 때문이다. 강의 노트와 같이 NMOS/ NMOS로 구성이 됬다면 오차부분은 매우 작아 무시 되어서 두 Pole의 오차가 거의 없었을 것이다.

참고 자료

없음
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