검색어 입력폼

FPGA를 이용한 디지털 시스템 설계(인하대) Booth algorithm, 16bit multiplier (problem 4-21, 4-22 중간고사 코딩) 보고서

저작시기 2014.10 |등록일 2014.11.27 | 최종수정일 2015.10.02 워드파일MS 워드 (docx) | 19페이지 | 가격 2,500원

소개글

인하대 FPGA를 이용한 디지털 시스템 설계 중간고사 코딩 결과 REPORT입니다.
주석 상세히 적었으며, 50점 만점에 49점을 맞은 자료입니다.
실습에 많은 참고되셨으면 합니다.

목차

1 - 1. 문제목표
1 - 2. 문제접근방법
1 - 3. 실험과정 및 소스코드.
1 - 4. 시뮬레이션 결과

2 - 1. 문제목표
2 - 2. 접근방법
2 - 3. 실험과정 및 소스코드.
2 - 4. 시뮬레이션 결과

본문내용

1 - 1. 문제목표
Problems 4-21의 목표는 Booth Algorithm을 베릴로그를 이용하여 설계하고 시뮬레이션을 통해 동작을 확인하는 것이다.
1 - 2. 문제접근방법
Problem 4.21의 Booth algorithm설계는 처음부터 문제에 주어진 예문을 토대로 접근하였다.
문제에 나온 Algorithm과정을 베릴로그로 그대로 구현하기 위해 노력하였다. 자세한 코드의 설명은 실험과정에서 언급한다.
1 - 3. 실험과정 및 소스코드.
우리가 설계하고자 하는 것은 8bit Booth algorithm multiplier이다.
8비트의 수를 곱하는 것이므로 승수 Mplier와 피승수 Mcand를 8비트로 선언한다. 8비트의 두 수를 곱하게 되면 결과는 15비트가 나오므로 곱의 결과 Product는 15비트로 선언한다.

<중 략>

// 5개의 상태 parameter로 지정
// 현재상태와 차기상태
// count 횟수 (15까지 증가)
// 승수와 피승수의 부호
// count가 15면 계산 멈추는 입력
// 두 수의 부호 비교
// 최하위 비트
// 두수의 부호가 다르면 1, 같으면 0을 출력한다.
// 피승수의 부호가 1이면 2의 보수를 취하고 0이면 그대로

// k는 count가 15일 때 1이 된다.

// 초기값 설정
// St 신호가 1일 때
// Load신호 활성화.
// 승수의 부호가 1이면
// Cm1신호 활성화.
// k = 1이 되면 계산과정을 멈추고 S3로 넘어간다.
// M = 1이면
// AdSh신호와 CE신호 활성화
// M = 0이면
// Sh신호와 CE신호 활성화
// Pneg 신호가 1이면
// Cm2신호 활성화
// Load신호 동작 설명
// AdSh신호 동작 설명
// Sh신호 동작 설명

참고 자료

없음
다운로드 맨위로