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FPGA를 이용한 디지털 시스템 설계(인하대) 순차회로 보고서

저작시기 2014.09 |등록일 2014.11.26 | 최종수정일 2015.09.30 워드파일MS 워드 (docx) | 19페이지 | 가격 2,000원

소개글

인하대 FPGA를 이용한 디지털 시스템 설계 결과 REPORT입니다.
2014년 2학기 수업 내용이고, 매 보고서 하나하나마다 정말 정성들여 작성하였습니다.
고찰 또한 제가 코딩과정에서 느꼈던 거 모두 작성하였습니다.
실습에 많은 참고되셨으면 합니다.

목차

1. 실험목표
2. 실험이론
3. 실험과정 및 소스코드
4. 실험결과
5. 고찰

본문내용

1. 실험목표
이번 실험의 목표는 Sequential Circuit(순서회로)를 설계한 후 시뮬레이션하는 것이었다.

2. 실험이론
이번 실험에서 설계할 Sequential circuit(순차회로)란 출력값이 현재의 입력값만으로 정해지지 않고 이전에 기억하고 있는 값과의 관련으로 정해지는 논리회로를 말한다.
대표적으로 래치와 플립플롭이 이에 해당한다.
래치와 플립플롭은 1비트의 정보를 보관, 유지할 수 있는 회로이며 순차회로의 기본요소이다. 조합논리회로에 비해 래치와 플립플롭은 이전 상태를 계속 유지하여 저장한다. 입력을 출력에 반영하는 시점을 클럭신호의 순간엣지에서 반영하는 회로가 플립플롭이며, 입력이 항상 반영되는 회로가 래치이다. 래치는 입력되는 순간 바로 반영하기 때문에 플립플롭처럼 엣지의 시점을 결정하는 논리회로가 없어도 되기 때문에 래치의 논리회로가 간단하다.
래치와 플립플롭은 구조상 휘발성이다. 즉 정보는 전원이 있을 때만 보관, 유지되며 전원이 차단되면 정보는 사라진다. 처음 전원이 인가되면 입력이 인가되지 않은 상태에서 Q의 출력 상태가 결정되어야 한다. 이것은 되먹임 회로에서 출력과 입력간의 레이스 조건에 의해 임의로 결정된다. 회로 설계자 입장에서는 초기 Q의 상태를 예측할 수가 없다. 따라서 초기의 상태를 결정하기 위해 입력 신호 외에 별도의 비동기 신호인 SET(Q을 H로)과 RESET(Q을 L로) 신호를 추가하는 경우도 있다. 이 경우 플립플롭은 비동기로 Q의 신호가 결정되고 이 신호가 활성화되면 클럭과 입력은 무시된다.
래치와 플립플롭은 마이크로프로세서와 같은 디지털 로직을 사용하는 많은 전자회로에 사용한다. 또한 시계의 카운터회로나 기타 복잡한 디지털 회로에는 필수적 요소이다.

3. 실험과정 및 소스코드
이번 실험에서는 Gated D Latch, D Flip-Flop, Synchronous Reset D Flip-Flop, J-K Flip-Flop, 4bit Shift Register 총 5가지의 모듈을 설계하고 시뮬레이션하여 결과를 확인한다.
코딩을 하기에 앞서 각 모듈의 기능을 자세히 알아본다.

참고 자료

없음
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