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평가점수A

논리회로실험 2014 FSM

저작시기 2014.03 |등록일 2014.11.05 한글파일한글 (hwp) | 9페이지 | 가격 500원

목차

1. Purpose
2. Background
3. Sources & Results
4. Result analysis
5. Discussion

본문내용

1. Purpose
1) Finite State Machine(FSM)의 각각의 machine에 따른 동작 원리를 이해한다.
2) FSM을 이용하여 Binary/gray counter를 VHDL로 설계한다.

2. Background
1) Finite State machine
일정한 천이 가능한 상태 내에서만 동작하는 순차 논리 회로로서 FSM의 출력과 다음 상태는 현재 상태와 입력에 의해 결정된다. clock의 이벤트와 비동기 동작하는 Mealy Machine과 clock과 함께 동작하는 Moore Machine이 있다.

<중 략>

그레이 코드는 연속된 10진 숫자에 대한 코드구성이 한 비트씩만 차이가 나는 특성을 가지고 있다. 그레이 코드는 Digital-Analog 변환할 때 사용된다. 그레이 코드에서는 1비트만 변화하게 하여, 한번에 2비트 이상 변화하게 하는 것보다도 더 신뢰성 있게 동작한다. Binary와 Gray code는 [ 그림 2 ]처럼 카운트된다. 우리가 설계할 Binary/Gray counter의 입력에 따른 동작은 [ 표 1 ]과 같다. Rst_n은 clk와 비동기 동작하며 0일 때 cnt를 “000”으로 리셋시킨다.

<중 략>

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY tb IS
END tb;

ARCHITECTURE behavior OF tb IS

COMPONENT bin_gray_cnt
PORT(
clk : IN std_logic;
rst_n : IN std_logic;
mode : IN std_logic;
cnt : OUT std_logic_vector(2 downto 0)
);
END COMPONENT;

--Inputs
signal clk : std_logic := '0';
signal rst_n : std_logic := '0';
signal mode : std_logic := '0';

--Outputs
signal cnt : std_logic_vector(2 downto 0);



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