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[verilog HDL] 감산기와 비교기의 설계

저작시기 2014.10 |등록일 2014.11.02 워드파일MS 워드 (docx) | 27페이지 | 가격 3,000원

소개글

1bit 감산기를 설계하고 module instance를 활용하여 4bits 감산기를 설계한다.
1bit comparator를 설계하고 module instance를 활용하여 4bits comparator를 설계한다.
HBE-Combo2 위에 직접 실험을 해 보고 결과값을 얻어낸다.

목차

1. 실험소개
2. 실험 도구 및 실험 방법
3. 실험 및 결과
4. 토의
5. 결론
6. 인용자료

본문내용

1. 실험 소개
• 실험의 목적
연산회로를 직접 설계해 보고 결과값을 내 봄으로써, 그 내용을 이해하고 작동 과정을 숙지한다.

• 실험전 알아야 할 내용
1) Verilog
EEE 1364로 표준화된 Verilog(베릴로그)는 전자 회로 및 시스템에 사용되는 하드웨어 기술 언어로, 회로 설계, 검증, 구현 등 여러 용도로 사용할 수 있다. C 언어와 비슷한 문법을 가져서 사용자들이 쉽게 접근할 수 있도록 만들어졌다. ‘if’나 ‘while’과 같은 제어 구조도 동일하며, 출력 루틴 및 연산자들도 거의 비슷하다. 다만 C 언어와 달리, 블록의 시작과 끝을 중괄호 기호를 사용하지 않고, 대신에 Begin과 End를 사용하여 구분하고, HDL의 특징인 시간에 대한 개념이 포함되었다는 것 등의 일반적인 프로그램과의 다른 점도 존재한다. (위키피디아)

2) 감산기
전자공학에서 감산기(減算器)는 가산기(加算器)처럼 동일한 접근을 이용하여 설계할 수 있다.
이진 빼기 과정은 아래와 같이 요약된다. 일반적으로 다시 말하면 3개의 비트는 다음과 같은 각 비트를 포함한다: 피감수 (Xi), 감수 (Yi), 이전 비트로부터 낮은 위치로 빌림수 (Bi). 출력은 차이수 (Di)과 빌림수 Bi+1이다.
Di = Xi ♁ Yi ♁ Bi

참고 자료

“http://ko.wikipedia.org/wiki/%EA%B0%90%EC%82%B0%EA%B8%B0.” (날짜 정보 없음). 감산기.에서 검색됨
Wikipedia. (2013년 4월 7일). FPGA.
WIKIPEDIA. (날짜 정보 없음). Xilinx ISE.
네이버지식백과. (1995.3.1). 전자용어사전.
(전자용어사전, 1995)
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