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[디지털회로실험] [쿼터스 / 베릴로그 언어(Verilog HDL) / DE2] (실험17) 주파수 카운터 설계

저작시기 2014.05 |등록일 2014.10.21 | 최종수정일 2016.06.13 한글파일한글 (hwp) | 10페이지 | 가격 1,000원

소개글

주파수 카운터(Frequency Counter)

베릴로그 언어로 코딩하고, 시뮬레이션하여 동작을 확인

목차

1. 예비보고서
2. 결과보고서

본문내용

실험 (1) 실험에서 제시한 회로를 다음 지시에 따라 수정 설계하라.
1. 레지스터 reset를 1비트 신호로 바꾸고,
2. 각각 4비트인 레지스터 temp_1k, temp_10k, temp_100k, 그리고 temp_1M를 추가한다.
3. reset가 1일 때 cnt_1k, cnt_10k, cnt_100k, 그리고 cnt_1M의 값을 각각 temp_1k, temp_10k, temp_100k, 그리고 temp_1M로 할당한 후 cnt_1k, cnt_10k, cnt_100k, 그리고 cnt_1M의 값을 0으로 초기화한다.
4. 마지막으로 temp_1k, temp_10k, temp_100k, 그리고 temp_1M값을 7-세그먼트로 출력한다.

참고 자료

없음
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