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VHDL 코딩 소스 가산기 + 반가산기 결과보고서 디지털시스템 설계

저작시기 2014.10 |등록일 2014.10.15 한글파일한글 (hwp) | 6페이지 | 가격 1,500원

소개글

VHDL 가산기 + 반가산기 결과보고서입니다
코딩 + 시뮬레이션,에뮬레이션 및 회로설명 등 A+ 자료

목차

1. 활동목적

2. 설명
1) 가산기
2) 반가산기(half adder)

3. 활동내용
1) 소스코드
2) 시뮬레이션
3) 에뮬레이션

본문내용

1. 활동목적
이 장에서는 VHDL을 이용하여 반가산기를 설계하고 시뮬레이션에 대하여 좀 더 상세히 공부하도록 한다.

2. 설명
1) 가산기
가산기에는 두 개의 이진수(BIT)를 더하는 조합회로를 반가산기라 부르며, 두 개의 이진수와 자리올림수(carrier)도 고려하여 더해주는 조합회로를 전가산기라 부른다.
이러한 1 bit 형태의 가산기를 확장하여 N bit 가산기를 설계하여 사용하기도 한다.

<중 략>

3. 활동내용
1) 소스코드
- 반가산기 Bit 파일 생성
- 전가산기 Bit 파일 생성
- 반가산기 Test Bench
- 전가산기 Test Bench

참고 자료

없음
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