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8주차 Latch and FlipFlop

저작시기 2014.05 |등록일 2014.10.12 파일확장자어도비 PDF (pdf) | 9페이지 | 가격 500원

목차

I. 실험과정
1. D latch
1) 회로도
2) 파형
3) 보드사진
2. D latch & D flipflop
1) 회로도
2) 파형
3) 보드사진

II. 실험고찰
3. 고찰 1 Schematic
1) 회로도
2) 파형

본문내용

실험목적
- Flip Flop에 대한 여러가지 형태의 동작과 특성에 대해 공부한다.
- S-R Latch의 동작원리를 이해한다
- S-R Flip Flop, T Flip Flop, J-K Flip Flop의 동작을 이해한다.

실험과정
1. D latch의 회로를 구현하기 위해 Quatrus ll을 이용하여 회로를 구현 한 후 ModelSim 값과 DE2-115에서의 동작을 확인한다.

1) 회로도
위의 사진은 D latch의 Schematic을 나타낸 사진이다. 책에서 배운대로 D latch는 D라는 하나의 데이터 입력을 가지고 있으며, 출력에 영향을 주는 enable 입력을 가지고 있다.
reset은 처음의 시작 D값을 0으로 초기화 시키기 위해 달려있다. 출력값은 en=1일때 D의 값이 그대로 출력되며, en=0이라면 그 전에 저장되었던 D의 값이 출력된다. 다음의 파형에서 이것을 확인해볼 수 있다.

2) 파형
위의 사진은 D latch의 입출력에 관한 파형이다.사진을 보면 첫 줄 reset은 처음에 30ns동안만 1의 값이였다가 끝날때까지 0으로 유지된다. 이것은 처음 D의 시작값을 0으로 초기화 시켜준다고 생각하면 된다.
두번째 줄의 en은 50ns마다 올라갔다 내려갔다 하는 것을 볼 수 있다.
세번째 줄의 D는 불규칙하게 변하는 것을 볼 수 있는데, 윗줄의 en과 같이 결과에 영향을 미친다. 네번째 줄은 위의 세개의 값에 따른 출력값인데 자세히 분석을 해보자.
처음의 50ns는 en=0이기 때문에 출력은 처음에 저장되었던 0이 출력되는 것을 알 수 있다. 50ns때부터 100ns까지는 en=1이니 D의 값과 똑같이 출력되며, 100ns~150ns는 en=0이기 때문에 이전에 저장되었던 값
(1) 이 출력되는 것을 볼 수 있다. 150~200ns까지는 D의 값과 동일하게나오고,200~250ns는 저장되었던 0이 출력되는 것을 볼 수 있다.
250~300ns까지는 D의 값과 동일하게 출력되며, 300~350ns 저장되었던 1이 출력, 350~400ns 은 D와 동일, 400~450ns는 저장되었던 0이, 450~500까지는 D의 값, 그 이후는 저장되었던 1이 출력되는 것을 볼 수 있다.

참고 자료

없음
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