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디지털실험 설계3 예비 positive edge triggered master-slave D flip flip의 설계

저작시기 2013.09 |등록일 2014.09.30 한글파일한글 (hwp) | 4페이지 | 가격 1,000원

목차

1. 실험 목적
2. 실험 이론
3. 실험 준비물
4. 실험 방법

본문내용

실험 목적
1. D flip flip의 동작을 이해하고 기본 소자를 이용하여 clock input, reset, clear 기능을 가진 positive edge triggered master-slave D flip flip를 설계
이론

(2)D Latch와 D Flip-flop, gate D Latch, D Flip-flop의 구성
실험 9에서 이미 경험해 보았던 D latch와 D flip-flop은 단일입력(D:데이터)을 갖고 있지만 출력은 두 개다. D flip-flop은 RS flip-flop을 기본구조로하여 만들어진다. 일반적으로 pulse 지속시간에서 작동하는 flip flop을 latch라 하고, pulse transition에서 작동하는 flip flop을 register라 한다.
이번 실험에서는 기본소자로 만든 SR latch를 이용해서 소장의 동작 on/off를 컨트롤 하는 gate D 래치를 만든다. 입력 g에 클락을 입력하면 이것은 클락이 1인 값에서만 동작하는 FF이 되고, 이 소자 두 개를 이용하여 rising edge나 falling edge에서 동작하는 플리플랍을 만든다. 추가로 preset, clear기능을 가진 이 소자를 만들기 위한 과정을 살펴보도록 하자. clear는 Q를 0으로 만드는 기능이고 preset은 Q`를 0으로 즉, Q=1로 만드는 기능이다. 이 기능은 클락의 상태에 상관없이 동작해야 한다.

참고 자료

없음
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