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06 논리회로설계실험 결과보고서(순차회로)

저작시기 2014.06 |등록일 2014.09.27 | 최종수정일 2014.09.27 한글파일한글 (hwp) | 7페이지 | 가격 1,000원

목차

1. 실험 목표
2. 실험 결과
3. 고찰

본문내용

1. 실험 목표
JK 플립플롭을 VHDL을 이용해 설계해본다.
레지스터에 대해 이해하고 VHDL을 이용해 시프트 레지스터를 설계해본다.

<중 략>

4) 결과 분석
VHDL을 이용하여 JK 플립플롭을 설계하였다. JK 플립플롭은 입력 J와 K 에 따라 동작이 달라지는데 이를 위해 동작적 구문의 if, elsif 문을 사용하였다. 진리표에 맞게 if 문의 조건을 생성하고 그에 따른 출력을 지정해 주었다. 출력 Q_bar는 출력 Q와 반대의 값을 갖는다.
조건 중 PR 은 무조건 Q값을 1로 만드는 조건이며, CLR 은 Q값을 무조건 0으로 만든다. 이 두가지 경우 외에는 J,K 에 따른 Q값의 변화는 무조건 클락이 rising 상태일 때 동작하도록 하였다. 설계된 JK 플립플롭이 정상작동하는지 확인하기 위해 테스트 벤치를 설계하였다. 테스트 벤치에서는 클락이 0과 1로 주기적으로 바뀐다. 그리고 J와 K의 값이 0이나 1로 바뀌며 입력 되도록 하였다.

참고 자료

없음
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