검색어 입력폼

02 논리회로설계실험 결과보고서(전,반가산기)

저작시기 2014.06 |등록일 2014.09.27 | 최종수정일 2014.09.27 한글파일한글 (hwp) | 9페이지 | 가격 1,000원

목차

1. 실험 목표
2. 실험 결과
3. 고찰

본문내용

1. 실험 목표
VHDL을 이용하여 반가산기와 전가산기를 설계한다.
각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.
또한 반가산기 설계 시, Schematic Design을 이용하여 설계해본다.

<중 략>

5) 결과 분석
if 문을 이용, 두 입력중 하나의 입력이 1일 경우에만 합을 1로 출력하고 그렇지 않을 경우d에는 결과가 0을 출력하도록 하였다. 올림은 두 입력이 모두 1일 때만 1을 출력하도록 설계 하였다. 자료흐름 모델링에서는 논리식에 따라 합(S)의 경우 X XOR Y, 올림(C)의 경우 X and Y 로 설계하였다. waveform을 통하여 반가산기가 정상적으로 동작함을 확인할 수 있다.

참고 자료

없음
다운로드 맨위로