검색어 입력폼

01 논리회로설계실험 결과보고서(And, or gate)

저작시기 2014.06 |등록일 2014.09.27 | 최종수정일 2014.09.27 한글파일한글 (hwp) | 7페이지 | 가격 1,000원

목차

1. 실험 목표
2. 실험 결과
3. 고찰

본문내용

1. 실험 목표
VHDL을 이용하여 AND gate와 OR gate를 설계한다.
각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.


3. 실험 결과
실험 1. AND, OR GATE를 동작적 모델링과 자료 흐름 모델링으로 작성하시오.

<중 략>

5) 결과 분석
AND GATE 설계 시 동작적 모델링에서는 if 조건문을 이용하여 X,Y 값이 모두 1일 때 결과값 F가 1이 되고, 나머지 경우는 F가 0의 값을 갖도록 설계하였다. 자료 흐름 모델링에서는 ‘X and Y’라는 간단한 문구로 설계 할 수 있었다. 테스트 벤치를 이용한 설계 결과 X, Y 값의 변화에 따라 F가 AND gate 진리표의 값과 같은 값을 갖는 것을 확인 할 수 있다.

<중 략>

4. 고찰
생소한 VHDL을 이용하여 AND, OR 게이트를 설계 해보고, 주어진 진리표에 맞는 논리회로를 설계하였다. 논리회로 설계 시에는 동작적 모델링과 자료 흐름 모델링 2가지 방법을 이용하여 설계한다. 두 방법을 이용하여 AND, OR 게이트를 설계한 결과 각각의 진리표와 같은 결과를 나타내었다. 또한 같은 게이트에서 동작적 모델링과 자료 흐름 모델링 각 각의 결과가 같았다.
논리회로를 설계하는 것이 전기전자프로그래밍 시간에 배운 C언어처럼 복잡할 줄 알았는데, C언어보다 간단한 것 같다. 비록 논리회로 중 가장 기초가 되는 AND, OR 게이트 설계였지만, 다른 게이트들도 조건만 알아내면 설계 할 수 있을 것 같다.

참고 자료

없음
다운로드 맨위로