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논리회로실험 - 제 8장 VHDL의 순차 논리 회로 설계에서 Finite state machine을 설계 결과보고서

저작시기 2013.06 |등록일 2014.08.15 한글파일한컴오피스 (hwp) | 16페이지 | 가격 1,000원

목차

1. Introduction
2. Design
3. Conclusion
4. Evaluation

본문내용

1. Introduction
VHDL의 순차 논리 회로 설계에서 Finite state machine을 설계한다. Mealy machine과 Moor machine 두 가지 방법으로 설계를 구상할 수 있다. 이번 주에는 저번 주에 설계했던 binary code와 gray code를 참고하여 어떤 특정한 문자열이 나왔을 때 출력을 하는 회로를 상태도와 상태표를 그려서 설계해보고 이를 코드로 구성해본다.

<중 략>

이번 설계는 Mealy machine과 Moor machine을 이해하고 이를 통해서 유한한 문자열의 검출기를 설계하는 실험이었다. 특정한 문자열이 나오면 1을 출력하고 다른 문자열이 나오면 0을 출력함과 동시에 출력을 0으로 고정시키는 코드를 설계해보았다. 이번 설계에서는 “1101”이 나오면 1을 출력하고 “11010”이 나오면 0을 출력함과 동시에 다음 출력이 모두 0이 나오게 설계를 했다. 설계에 따라서 S0부터 S5까지 상태도를 직접 그려보았다. S0->“0”, S1->“1”, S2->“11”, S3->“110”, S4->“1101”, S5->“11010” 다음 0을 출력, S0에서 S5까지 총 6개의 상태로 상태도를 구성할 수 있다.

참고 자료

논리회로설계실험, 김종태 교수님, 12주차 강의노트
LOGIC DESIGN 6판 / Roth, Charles H
VHDL을 이용한 디지털시스템 설계 2판 / Roth, Charles H
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