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논리회로실험 - 제 7장 3비트 updown counter로 binary와 gray 코드로 설계 결과보고서

저작시기 2013.06 |등록일 2014.08.15 한글파일한컴오피스 (hwp) | 20페이지 | 가격 1,000원

목차

1. Introduction
2. Design
3. Conclusion
4. Evaluation

본문내용

1. Introduction
VDHL의 순차 논리 회로 설계에서 Mealy machine과 Moor machine을 이해하고 이를 3비트 up/down counter로 binary와 gray 코드로 설계한다.
2. Design
(1)어떠한 회로를 설계할 것인가 1)
1)FSM
FSM이란 Finite state machine의 약자로 일정한 천이 가능한 상태 내에서만 동작하는 순차 논리 회로이다. FSM의 출력과 다음 state는 현재 state와 출력에 의해서 결정된다.

<중 략>

이번 설계는 Mealy machine과 Moor machine을 이해하고 이를 3비트 up/down counter로 binary와 gray counter를 설계하는 실험이었다.
먼저 binary counter는 10진법을 2진법으로 나타내었을 때 000부터 1씩 증가하는 형태를 차례로 나타낸 코드이다. 상태가 진행될 때마다 000, 001, 010, 011, 100, 101, 110, 111순으로 증가한다. 다음으로 Gray counter는 000부터 bit가 하나만 변하게 설정된 코드이다. 상태가 진행될 때마다 000, 001, 011, 010, 110, 111, 101, 100순으로 증가한다. 이 개념을 이해하고 코드를 구성하였다. 또한 작성된 코드를 바탕으로 이를 KIT에 적용시켜서 돌아가는지 확인해 보았다.

참고 자료

논리회로설계실험, 김종태 교수님, 11주차 강의노트
LOGIC DESIGN 6판 / Roth, Charles H
VHDL을 이용한 디지털시스템 설계 2판 / Roth, Charles H
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