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논리회로실험 - 제 3장 4bit Carry Lookahead Adder를 이용한 가산기 설계 결과 보고서

저작시기 2013.06 |등록일 2014.08.15 한글파일한컴오피스 (hwp) | 17페이지 | 가격 1,000원

목차

1. Introduction
2. Design
3. Conclusion
4. Evaluation

본문내용

1. Introduction
가산기와 감산기의 흐름을 이해하고 가산기와 감산기의 순차적 구성을 이해해서 어떻게 하면 더 효과적으로, 더 빠르게 계산을 할 수 있는지 생각해본다. VHDL의 특성상 2비트가 넘어가면 순차적으로 계산을 해야한다. 순차적으로 계산을 하면 올림수(Carry)가 발생하여 계산 속도가 늦어지게 된다. 따라서 입력을 받아서 순차적으로 계산을 하는게 아니라 한번에 모든 비트를 계산하는 방법을 설계해보도록 한다. 4bit Carry Lookahead Adder를 이용하여 가산기를 설계해 본다. 설계한 후 이론값과 결과값을 비교하여 설계가 제대로 되었는지 확인해본다.

<중 략>

실습 전 이론시간에 했던 내용을 들어보니 같은 회로라도 어떻게 구성하느냐에 따라서 회로의 속도가 달라질 수 있다는 것을 알게 되니 신기했습니다. Component 명령어를 사용할 때 어디서 선언해야 하고, port map을 이용한 신호 결합은 어디서 해야하는지 몰라 헤메었습니다. 하지만 일단 한 번 헤매고 나니, 이제는 확실하게 어떻게, 어디서 사용하는지 알 것 같습니다.
component를 왜 사용하는지를 개념은 알고 있었으나 이론과 실제는 확실히 다른 것 같습니다. 체감 난이도도 급격히 증가한 듯한 느낌이었습니다. 개인적인 연습의 필요성이 절실히 느껴졌던 실험이었습니다. 각 component와 entity 변수의 순서와 부호가 너무 많아서 헤메었습니다. 아직 익숙하지 않아서 헤메고 또 에러가 몇십개나 떴었습니다. 수정하고 컴파일을 하다보니 모두 잘 해결할 수 있었습니다. 주어진 진리 표를 이용하여 코드를 작성하고, 이론값과 결과값을 비교하는 과정에는 더 이상 어려움이 없었습니다. 이제 식을 코드로 작성하는데는 그렇게 어렵지 않습니다.

참고 자료

논리회로설계실험, 김종태 교수님, 5주차 강의노트, p2
논리회로설계실험, 김종태 교수님, 5주차 강의노트, p3
논리회로설계실험, 김종태 교수님, 5주차 강의노트, p4
논리회로설계실험, 김종태 교수님, 5주차 강의노트, p5
논리회로설계실험, 김종태 교수님, 5주차 강의노트, p10
논리회로설계실험, 김종태 교수님, 4주차 강의노트, p13
LOGIC DESIGN 6판 / Roth, Charles H
VHDL을 이용한 디지털시스템 설계 2판 / Roth, Charles H
논리회로설계실험, 김종태 교수님, 4주차 강의노트, p12
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