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병렬 가산기 설계 결과보고서

저작시기 2014.04 |등록일 2014.07.25 한글파일한컴오피스 (hwp) | 7페이지 | 가격 300원

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목차

1. 실험 목표

2. 실험 결과
2-1. 실험 1. 8비트 병렬 가산기를 설계하시오
(1) Schematic & 모듈화
1) Full Adder
2) 8비트 병렬 가산기
3) 테스트 벤치 코드
4) Wave Form
(2) 결과 분석

2-1. 실험 2. 10비트 병렬 가산기를 설계하시오.
(1) VHDL 코딩
1) 소스 코드
2) 테스트 벤치 코드
3) Wave Form
(2) 결과 분석

3. 고찰

본문내용

1. 실험 목표
- VHDL 라이브러리의 기본적인 문법을 이해하고, 전가산기를 이용하여 병렬가산기를 설계한다.

<중 략>

(2) 결과 분석
- X <= "01111011"; : 8비트짜리 2진법을 10진법으로 고치면 123 = 64 + 32 + 16 + 8 + 2 + 1
X <= "01001101"; : 10진법으로 고치면 77 = 64 + 8 + 4 + 1
X <= "11001011"; : 10진법으로 고치면 203 = 128 + 64 + 8 + 2 + 1

Y <= "01011001"; : 10진법으로 고치면 89 = 64 + 16 + 8 + 1
Y <= "00110100"; : 10진법으로 고치면 52 = 32 + 16 + 4
Y <= "11000000"; : 10진법으로 고치면 192 = 128 + 64

- 123 + 89 = 212, 77 + 52 = 129, 203 + 192 = 395 의 출력이 제대로 나타났다.

참고 자료

없음
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