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반가산기 & 전가산기 예비보고서

저작시기 2014.04 |등록일 2014.07.25 한글파일한컴오피스 (hwp) | 6페이지 | 가격 300원

목차

1. 실험 목표

2. 예비 이론
(1) 반가산기
(2) 전가산기

3. 실험 내용
3-1. 실험 1. 반가산기
(1) 진리표 작성하고 논리식으로 정리하시오.
(2) 소스 코드 (동작적 모델링 / 자료흐름적 모델링)
(3) 논리회로를 그리시오.
3-2. 실험 2. 전가산기
(1) 진리표 작성하고 논리식으로 정리하시오.
(2) 소스 코드 (동작적 모델링 / 자료흐름적 모델링)
(3) 논리회로를 그리시오.
(4) 반가산기를 기호화시키고, 전가산기를 표현하시오.

4. 출처 (Reference)

5. 고찰

본문내용

1. 실험 목표
AND, NOT, NAND, OR, XOR, NOR 게이트의 기호와 기본적인 동작 특성을 이해고, 실험을 통해 동작적 모델링과 자료 흐름 모델링 방법으로 기본 게이트들을 설계하고, 진리표를 통해 게이트를 설계하는 법을 익힌다.

2. 예비 이론
(1) 반가산기
반가산기(half adder)는 이진수의 한 자리수 2개를 이용하여 합과 자리올림수를 연산한다. AND, OR, NOT의 세 가지 종류의 논리회로만으로 구성할 수 있다.

(2) 전가산기
전가산기(full adder)는 이진수의 한 자릿수를 연산하고, 하위의 자리올림수 입력을 포함하여 출력한다. 하위의 자리올림수 출력을 상위의 자리올림수 입력에 연결함으로써 임의의 자리수의 이진수 덧셈이 가능해진다. 하나의 전가산기는 두개의 반가산기와 하나의 OR로 구성된다.
입력 X, Y, 자리올림수 입력 (Cin), 출력 (S), 자리올림수 출력 (Cout)의 변수로 회로가 구성된다.
전가산기를 반가산기 두 개를 이용하여 구현하는 방법은 다음과 같다. A와 B를 첫 번째 반가산기에 연결하고 그 출력값을 두 번째 반가산기의 입력에 연결한다. 그 후 두 번째 반가산기의 다른 입력에 Cin을 연결하여 두 번째 반가산기의 출력값이 S값이 되고, 자리올림수 출력인 Cout은 두 반가산기의 자리올림수 출력의 OR 연산이 된다. 마찬가지로 S는 A, B, Cin 세 비트의 XOR 연산으로 만들어질 수 있으며 Cout은 A, B, Cin 세 비트의 다수결 함수로 만들 수 있다.

<중 략>

(2) 소스 코드 (동작적 모델링 / 자료흐름적 모델링)
동작적 모델링
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity A9_KSH_HSY is
port (X,Y : in STD_LOGIC;
S,C : out STD_LOGIC);
end A9_KSH_HSY;

architecture Behavioral of A9_KSH_HSY is
begin
process (X,Y)
begin
if (X=Y) then S <= '0';
else S <= '1';
end if;

if (X='1') and (Y='1') then C <= '1';
else S <= '0';
end if;
end process;
end Behavioral;

참고 자료

아이캠퍼스(논리회로설계실험) 4주차 강의자료 : www.icampus.ac.kr
반가산기, 전가산기 : http://ko.wikipedia.org/wiki/%EA%B0%80%EC%82%B0%EA%B8%B0
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