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아주대 전자회로실험2_전류-전압 변환회로

저작시기 2014.06 |등록일 2014.07.03 파일확장자압축파일 (zip) | 6페이지 | 가격 2,000원

소개글

2014년도 1학기에 직접 작성하였습니다.
보고서 1등하였습니다.

목차

1. 목 적

2. 실험 이론
(1) 전압 증폭기
(2) 전압-전류 변환기
(3) 전류-전압 변환기
(4) 전류 증폭기

3. 주요 실험 부품

4. 실험 과정/ 예상결과

본문내용

소자의 앞단에 어떤 소자가 연결되었을 때 그 소자의 출력 임피던스에 비해?입력 임피던스가 충분히 크면 앞단의 출력 임피던스에 영향을 미치지 된다.?하지만입력 임피던스가 작아서 앞단의 출력 임피던스와 같다고 가정하면 그 소자는 출력임피던스가 반으로 떨어져서 앞단 소자의 성능이 많이 저하된다. 따라서 입력 임피던스가 무한대로 가면 갈수록 좋다.
또한 출력 임피던스가 거의?0에 가깝게 되어 있으면 다음 단의 입력 임피던스가 낮은게 오더라도 그 소자의 영향을 적게 받게 되겠지만,출력 임피던스가 커서 다음 단의 입력 임피던스와 같은 값이라고 가정하면 이 디바이스는 출력단의 임피던스가 반으로 줄어들게 된다.

참고 자료

없음

압축파일 내 파일목록

실험2_예비보고서.hwp
실험2_결과보고서.hwp
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