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[디지털시스템][VHDL] clock-MODE-GEN 설계

저작시기 2013.05 |등록일 2014.05.07 워드파일MS 워드 (docx) | 10페이지 | 가격 2,000원 (20%↓) 2,500원

목차

1. Purpose
2. Problem statement
3. Sources & Results
4. Conclusion
5. 참고문헌

본문내용

이번 실습을 통해 Digital Clock Chip 중 Mode Generator를 설계한다. Mode Generator의 설계를 위해서는 sequential circuit인 Moore machine에 대한 이해가 필요하다. 그리고 추가로 주어진 INCREASE Generator를 설계하기 위해 이 회로의 작동에 대한 이해가 필요하다. 그리고 전체 회로를 VHDL로 표현할 수 있어야 한다.

2. Problem statement
① Describe what is the problem.
Mode Generator를 설계해야 한다. Mode Generator는 크게 4 부분으로 나눌 수 있다. 일단 각 state에 따라 input이 주어질 때 그 다음 state가 어떻게 될지 정해지는 'Combinational Circuit'이 필요하다. 그리고 현재 state를 다음 state로 보낼 'State Register'가 필요하다. 그리고 output을 출력하는 'Output Circuit'이 필요하고 마지막으로 INCREASE를 출력하기 위한 'INCREASE GENERATOR'가 필요하다. 설계는 위의 4부분으로 나누어서 진행하게 된다.

<중 략>

주석을 보면 알 수 있듯이 code는 크게 4부분은 나뉘어져 있다. 각 동작은 'Describe how do you solve the problem'에서 설명하였다.
state diagram에 따라 wave가 나온다는 것을 확인할 수 있다. 추가로 생각해볼 부분인 'INCREASE GENERATOR'를 확인하기 위해 SET과 INCREASE를 비교해보면 그림2와 같이 동작함을 확인할 수 있다.

참고 자료

민형복, http://class.icc.skku.ac.kr/~min/ds/, DigitalClock2.pdf 14페이지 그림 참조
민형복, http://class.icc.skku.ac.kr/~min/ds/, DigitalClock2.pdf 16페이지 그림 참조
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