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중앙대학교 전자전기공학부 ASIC설계 송오영 교수님 프로젝트 파일 ASIC(#2)

저작시기 2012.09 |등록일 2014.05.03 파일확장자압축파일 (zip) | 15페이지 | 가격 1,000원

소개글

프로젝트 내용 : 1bit full-adder 설계
mycad 이용한 layout과 함께 보고서가 전부 포함되어 있습니다.

목차

① 각 회로의 sketch(Pspice 프로그램 등 각종 툴을 이용해 그려도 됨.)
② 최종 Layout그림의 스크린 캡처(전체 회로의 사이즈를 식별할 수 있어야 함.) 또는 프로그램상의 print메뉴를 통해 출력한 것
③ DRC 결과 창 스크린 캡처
④ Extract & ERC 결과 창 스크린 캡처
⑤ Netlist 추출 결과 파일의 내용(*.spc 파일의 내용)을 ‘복사 - 붙여넣기’ 또는 프로그램상의 print 메뉴를 통해서 출력한 것
⑥ Simulation 결과파형을 스크린 캡처 또는 print 메뉴를 통해서 출력한 것
⑦ 실습결과에 대한 고찰(comment)
⑧ 실습을 통해 새롭게 알게 된 점, 설계시 문제점, 해결하지 못한 error에 관한 사항, 기타 건의사항 등

본문내용

지난번 과제에서는 참고사항에 명시된 것처럼 내용도 모른 채로 붙여넣기 했었던 기억이 나는데 myspice에서 파형을 얻기 위한 이러한 과정에서 spc파일의 값을 조정해보면서 이 파일이 어떤 부분에 영향을 미치는지 알 수 있게 되었다. 또한 input 값이 하나가 추가되는 형태의 과제이기에 이 부분에서 input을 하나 추가함으로써 그에 따른 파형을 얻을 수 있다는 것을 알게 되었다.

* 본 자료는 표와 사진 위주로 구성되어 있습니다.

참고 자료

없음

압축파일 내 파일목록

layout.zip
ASIC(#2).hwp
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