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assembly code 및 hand assemble 이해- register, ALSU, handassemble

저작시기 2013.12 |등록일 2014.04.25 파일확장자압축파일 (zip) | 가격 1,200원

소개글

FPGA, 어셈블리 코드 내용 - register, ALSU, alsUnit


핸드어셈블 이해법 (직접 정리)

목차

1. 8. 실습 ALSU 코딩.hwp
2. 9. assembly language.hwp
3. 기말과제 답 code - 7주차 regTransfer.hwp
4. 기말과제 답 code - 8주차 alsUnit.hwp
5. 기말과제 답 code - 9주차 Hand Assemble code.hwp
6. 기말과제 답 code - 9주차 Hand Assemble 출력 해설.hwp
7. 기말과제 답 code - 9주차 Micro Operation.hwp
8. 기말과제 및 핸드 어셈블 코드 주석.hwp
9. 7. 실습 register 코딩, 마이크로 동작 제어함수.hwp

본문내용

수업의 ALSU 실습 코드를 모두 작성하여 각 부분에 주석을 적어 제출
library ieee;
use ieee.std_logiC_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.std_logic_arith.all;
entity alsUnit is
port (reset : in std_logic;
clk : in std_logic;
input : in std_logic_vector(7 downto 0); -- input of register A, B
lda, ldb, ex : in std_logic; -- lda : load reg1 register
-- ldb : load reg2 register
-- ex : load AC register
ac_out : out std_logic_vector(7 downto 0);-- LED out of ALSU result
seg0 : out std_logic_vector(6 downto 0)); -- 7segment out of ALSU result
end entity alsUnit;
architecture alsUnit_arch of alsUnit is
signal reg1, reg2, AC : std_logic_vector(4 downto 0) := "00000"; -- register express by signal
signal als_out : std_logic_vector(4 downto 0) := "00000"; -- ALSU result
begin
process(reset, clk)
variable sel : std_logic_vector(3 downto 0); -- select operation
variable cin : std_logic; -- select Carry in
begin

참고 자료

없음

압축파일 내 파일목록

8. 실습 ALSU 코딩.hwp
9. assembly language.hwp
기말과제 답 code - 7주차 regTransfer.hwp
기말과제 답 code - 8주차 alsUnit.hwp
기말과제 답 code - 9주차 Hand Assemble code.hwp
기말과제 답 code - 9주차 Hand Assemble 출력 해설.hwp
기말과제 답 code - 9주차 Micro Operation.hwp
기말과제 및 핸드 어셈블 코드 주석.hwp
7. 실습 register 코딩, 마이크로 동작 제어함수.hwp
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