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아주대 전자회로실험 실험 7. Output Stage 예비

저작시기 2012.10 | 등록일 2013.12.05 한글파일 한컴오피스 (hwp) | 5페이지 | 가격 1,500원

목차

1. 실험 목적
2. 실험 이론
3. 실험 시뮬레이션

본문내용

1. 실험 목적
Class-A, B, AB output stage 를 설계하고 동작원리에 대하여 이해한다.

2. 실험 이론
1. Output stage (출력단 회로) 설계 고려요소
(1) Low Output resistance
유한한 저항값을 갖는 load를 구동하고자 할 때 전압 이득이 감소하는 loading effect 최소화
(2) High current driving capacity
resistive 부하의 경우 부하에 필요로 하는 최대전류가 결정되는데 최대 허용 출력 전류가 이보다 적은 경우에는 필요로 하는 전압에 도달할 수가 없어 신호가 지그러지거나 과전류로 인하여 출력 TR 파손
(3)High power efficency
잔여전력은 output stage 의 device에서 열로 손쉴되므로 전력효율과 열 방출이 중요
(4)Wide dynamic range/low distortion
신호의 크기가 크면서 왜곡이 적은 것이 유리

2. A급 증폭기 (Class A Amplifier)
입력 신호에 대해 증폭된 신호가 트랜지스터 활성 영역에 있도록 바이어스 된 증폭기

1) A급 증폭기 동작
ㅇ 출력이 입력과 동위상 또는 180˚(반전) 위상차를 보임
ㅇ 트랜지스터 컬렉터 전류(IC)에 대해, 교류 부하선의 활성영역(직선영역) 중앙 근처에 직류동작점(Q점)이 설정됨
- 이렇게 함으로써, 트랜지스터를 포화시키거나, 차단시키지도 않고, 입력 신호의 일그러짐(왜곡)이 없이, 최대 출력 범위에 걸쳐 스윙이 가능

2)A급 증폭기 특징
ㅇ 입력 신호 전류의 전체 주기 동안(도통각 = 360˚),
왜곡 없이 증폭되어서 컬렉터 전류로 나오므로 선형성이 잘 유지됨
ㅇ 트랜지스터를 선형회로로 동작시키기 위한 가장 일반적인 방법이나, 가장 비효율적
- 입력 전류에 무관하게 바이어스 전류 ICQ가 항상 흐르므로
- 이에 의한 DC 전력소비(VCEQICQ)가 커서 전력효율이 낮음

<이하생략>

참고 자료

없음
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