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29. 선형 연산 증폭기 회로

저작시기 2012.04 |등록일 2013.05.02 한글파일한글 (hwp) | 6페이지 | 가격 1,000원

목차

1. 실험 목적

2. 실험소요장비

3. 관련이론
(1) 연산증폭기 (Op-Amp)
(2) 반전 증폭기
(3) 비반전 증폭기
(4) 가산기 증폭기

4. PSpice 모의실험
(1) 반전 증폭기
(2) 비반전 증폭기

본문내용

3. 관련이론
(1) 연산증폭기 (Op-Amp)
연산증폭기(operational amplifier : Op-Amp)란 덧셈, 뺄셈, 곱셈, 나눗셈, 미분, 적분, 등의 수학적 연산 기능을 수행할 수 있는 전압 이득이 매우 큰 증폭기 이다.
연산증폭기는 5개의 단자로 구성 되어 있다. 연산증폭기의 전원을 공급하기 위한 2개의 단자는 양의전압과 음의전압을 받아들인다. 따라서 연산증폭기의 출력 값은 입력 전원의 양의 전압과 음의 전압 사이가 된다. 입력 신호는 inverting imput와 non-inverting input으로 두 전압을 받아들인다. 연산증폭기는 두 입력의 전압 차이를 연산증폭기가 갖는 전압 이득만큼 증폭을 하여 출력 전압을 만들어 낸다.
입력 저항 와 출력 저항 를 갖고 있고, 출력은 반전 입력 과 비 반전 입력의 전압차 를 증폭기 전압 이득 A만큼 증폭시켜서 출력전압 을 만들어 낸다. 그 때 출력전압 는 다음과 같다
이상적인 연산 증폭기는 입력 저항과 전압 이득은 무한대이고 출력저항은 0이다. 보통의 경우 입력저항은 수백[]이상, 전압 이득은 으로 매우 크며, 출력 저항은 수십[]정도로 매우 작기 때문에, 이상적인 연산증폭기로 가정하고 사용할 수 있다.

참고 자료

없음
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