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플립플롭의 시스템 베릴로그 rtl 표현

저작시기 2013.04 |등록일 2013.04.16 파일확장자압축파일 (zip) | 가격 1,000원

소개글

디지털 논리 회로에서 배우는 플립플롭 srff,dff,tff,jkff를 systemVerilog로 표현하였습니다.
플립플롭의 rtl 동작을 이해하는데 도움이 될 듯해서 간단한 스트뮬러스를 내포시켰습니다.

컴파일 실행환경

모델심 6.5b

압축파일내 파일목록

플립플롭 시스템 베릴로그.docx
prim_gjkff.jpg
mand.sv
prim_gjkff.sv
prim_gsrff.sv
prim_gtff.sv
prim_shifter.sv
tb_prim_gjkff.sv
tb_prim_shifter.sv
prim_gdff.v

참고 자료

디지털 논리 회로
altera
modelsim
verilog 관련서적
systemVerilog 관련 서적
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