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서강대학교 디지털회로설계 설계1 16bit CLA

저작시기 2011.05 |등록일 2013.04.12 | 최종수정일 2014.01.03 파일확장자압축파일 (zip) | 13페이지 | 가격 2,500원

소개글

디지털회로설계 과목의 첫번째 설계과제인 16bit Carry Lookahead Adder입니다.
Quartus를 이용하여 코드를 작성하였으며, 보고서에 코드가 상세히 분석되어 있습니다.
VHDL로 짜여진 코드파일(Full Adder, Test Bench, CGL, CLA 등)이 포함되어 있습니다.
많은 도움 되길 바랍니다.

목차

1. 제목
2. 목적
3. 목표및기준설정
4. 합성및분석
5. 시험및평가
6. 논의사항
7. 참고문헌

본문내용

1. 제목 : 고속 동작 덧셈기 설계

2. 목적
● 고속 동작 덧셈기의 설계를 통해 덧셈 과정에 있어서 carry의 역할을 이해하고 carry 처리 방법에 따른 여러 가지 덧셈기 구조들을 익히며 조합회로의 설계 흐름을 숙지한다. 또한 VHDL을 사용해 덧셈기를 설계함으로써 VHDL의 코딩 방법을 익히고 동작 확인 과정을 통해 시뮬레이션 툴의 사용법을 익힌다.

3. 목표 및 기준 설정
1) 설계 목표
빠른 carry 처리를 통해 고속 연산을 가능하게 하는 Carry Lookahead Adder를 설계한다. 이때 덧셈기는 16-비트의 입력과 출력을 가지도록 한다.
※ 제한요인
① 효율적인 프로그래밍으로 연산속도를 최소화한다. (경제요건)
② 구현 가능한 프로그램 코드와 알고리즘을 사용한다. (실현 가능성)
※ 주의사항
① VHDL언어를 사용하여 설계한다.
② 각 논리 게이트는 특정 지연 시간을 갖도록 설계한다.
※ 테스트 방법
① 16-비트 입력에 대한 test vector를 만든다. 이때 overflow에 대한 고려가 있어야 하며 입력, 출력 모두 2‘s complement number 를 사용한다.
② 전 단계에서 만든 test vector를 포함하는 test bench code를 작성한다.
③ Test bench code는 Modelsim을 사용해 시뮬레이션을 수행한다.
④ 출력이 두 입력의 합과 같은지 확인한다.
⑤ 입력이 입력된 시점으로부터 정확한 합이 출력될 때까지의 지연시간을 측정하고 CLA의 성능을 분석한다.

2) 이론 정리
① Full Adder (FA)
Full Adder의 Truth table 은 다음과 같다. Si 와 Ci+1의 관계식은 다음과 같다.
Si = xi ⊕ yi ⊕ ci
Ci+1 = xiyi + xici + yici

참고 자료

Vranesic, Zvonko, 'Fundamentals of Digital Logic with VHDL Design', McGraw-Hill, 2004
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