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Verilog 를 이용한 CPU의 Pipeline 구현 (컴퓨터 아키텍쳐 실습)

저작시기 2009.03 |등록일 2013.03.08 워드파일MS 워드 (docx) | 3페이지 | 가격 1,000원

소개글

Verilog 를 이용하여 CPU 의 Datapath 와 Register, Control 까지 구현한 후 덧붙여 Pipeline 기능을 구현한 실습 시간의 보고서입니다.

목차

1. 실험 목표
2. 내용
3. 실험 과정
4. 실험 결과
5. 느낀 점

본문내용

1. 실험 목표
Pipelined CPU를 구현하고, pipelining을 통해 CPU의 throughput을 증가시킬 수 있음을 알 수 있다.

2. 내용
Lab 06에서 bus-type datapath와 microprogramming을 이용하여 구현했던 CPU를 Instruction Fetch -> Operand Decode -> Execution -> Memory Access -> Register Write-back의 5단계로 이루어진 5-stage pipelined CPU로 변형해 본다.
구현한 CPU가 TSC instruction set을 모두 동작하는지를 확인하기 위해, TSC instruction을 모두 사용하는 프로그램을 작성한 뒤, cpu testbench에서 cpu의 정상 동작을 확인한다.
동일한 TSC assembly program을 pipelining을 사용한 CPU와 사용하지 않은 CPU 모두에 동작시켜, pipeline을 통한 성능향상을 측정한다.
Lab 05에서도 언급했으나, TSC instruction set을 처리할 수만 있다면, 아래의 Guideline을 지키는 한 자유롭게 구현할 수 있다.

참고 자료

없음
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