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Active-HDL 사용법에 대한 소개 (컴퓨터 아키텍쳐 실습)

저작시기 2009.03 |등록일 2013.03.08 워드파일MS 워드 (docx) | 5페이지 | 가격 1,000원

소개글

Schematic Entry Method 와 State Table Entry Method 를 Verilog 언어를 이용하는 프로그램인 Active-HDL 을 이용하여 구현해 보는 실습 과제에 대한 보고서입니다.

목차

1. 실험 목표
2. 내용
3. 과정
4. 결과
5. 느낀 점

본문내용

1. 실험 목표
Active-HDL의 기본적인 사용법을 익힌다.

2. 내용
(1) Schematic Entry Method : Lab01에서 구현했던 Sequence generator를 Active-HDL의 Schematic Entry Method를 사용하여 simulation해 본다.
(2) State Table Entry Method : Lab01에서 구현했던 Sequence generator를 Active-HDL의 State Table Entry Method를 사용하여 simulation해 본다.
(3) Verilog : Verilog를 이용하여 Sequence detector를 Simulation해 본다. Input sequence는 각자 임의로 주고, detecting할 Sequence를 59 (mod ( <조원 중 한 명의 학번> (mod 100)))로 둔다. 만약 detecting sequence가 단순히 0 또는 1이 나온다면 이를 피한다. 그리고 결과가 4bit 이하인 경우, 최소 4bit이 되도록 0을 prepend한다 (detecting sequence가 10인 경우 00을 앞에 붙여 0010). 참고자료의 Verilog Tutorial을 참고하여, sequence detector module과 test bench를 작성한 뒤, simulation 해본다.

참고 자료

없음
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