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동기식 16비트 Gray Counter 로직 설계 소스 코드

저작시기 2013.02 |등록일 2013.02.17 파일확장자압축파일 (zip) | 가격 3,000원

소개글

연속 카운터 값사이에 1비트의 값만 변화(토글)시키면서 상태값을 증가(감소)시키는 Gray 계수기를 System Verilog를 이용하여 설계파일을 구현한다.
설계파일의 기능외에도 테스트 벤치 파일 기능을 수행할 수 있도록 초기화 블록을 포함시키고
이의 기능을 동작할 수 있도록 시스템 베릴로그의 데이터 자료형 중 네트형 변수와 레지스터형 변수의 기능을 함께 수행할 수 있는 데이터 자료형(bit,logic)변수 중 시뮬레이션 시간을 최소화하는데 이용되는 bit 형 변수를 이용하여 입력 포트 자료형을 이용한다.
그레이 카운터의 정상동작을 하기 위해 1비트만 로직 1이 구동되도록 한 시스템 함수 $onehot
을 이용하여 동작의 유효성을 확인한다.

컴파일 실행환경

modelsim 6.5b

압축파일내 파일목록

16진수 Gray Counter_1.docx
gray_sync_r16_by1.sv
gray_sync_1_rom.sv
gray_2.sv
gray_r16_by2.sv
16진-카운터.jpg
16진 카운터.jpg
gray_r16.sv
gray_r8.sv
8진-카운터.jpg
gray_counter(web 소스).sv
gray_4.sv
gray_8.sv
8진 카운터.jpg
4진 카운터.jpg
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