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[Flowrian] 4-Bit Magnitude Comparator (TTL 7485) 회로의 Verilog 설계 및 검증

저작시기 2012.05 |등록일 2012.05.09 파일확장자압축파일 (zip) | 13페이지 | 가격 900원

소개글

TTL7485 는 2 개의 4 비트 정수의 크기를 비교하여 어느 것이 더 큰지 혹은 같은지를
알려주는 비교기 회로이다. 단지 4 비트의 정수 비교에만 사용하지 않고 하단의
비교 결과와 연동하여 더 많은 비트의 정수를 비교할 수 있도록 확장이 가능하도록 설계되었다.

TTL 7485 회로에 대한 문서에는 게이트들로 구성된 조합논리회로도가 제공되지만
본 문서에서는 레지스터 전송 수준 (RTL, Register Transfer Level)에서 동일한 논리를
구현하도록 설계한다. 논리회로는 RTL 수준의 코드에서 자동으로 생성될 수 있고,
Verilog 언어로 설계를 배우는 독자에게는 RTL 수준의 코드가 보다 교육적이기 때문이다.


설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. 4-Bit Binary Full Adder (TTL 7483) 회로의 Verilog 설계 및 검증

-본 문서는 수정.편집이 불가하오니 이용에 참고하시기 바랍니다.-

본문내용

-본 회로는 2개의 4빈트 정수의 크기를 비교하여 어느 것이 더 큰지 혹은 같은지를 알려주는 비교기 회로이다. 단지 4비트의 정수 비교에만 사용하지 않고 하단의 비교 결과와 연동하여 더 많은 비트의 정수를 비교할 수 있도록 확장이 가능하도록 설계되었다.

-TTL7485 회로에 대한 문서에는 게이트들로 구성된 조합논리회도로가 제공되지만 본 문서에서는 레지스터 전송 수준

참고 자료

없음

압축파일 내 파일목록

TTL7485_v1_20120509.pdf
TTL7485_design_20120509.zip
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