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[verilog]Mealy FSM 및 Moore FSM 설계

저작시기 2011.11 | 등록일 2012.04.30 | 최종수정일 2021.05.07 파일확장자 압축파일 (zip) | 7페이지 | 가격 3,000원

소개글

Mealy FSM 및 Moore FSM 설계

Modelsim을 사용한 Mealy FSAM 및 Morre FSM 설계 입니다.

베릴로그를 사용하였고 모든 베릴로그 파일을 첨부하였습니다.

상태도에 따른 설계로서 검증내용도 보고서에 첨부되어 있습니다.

목차

없음

본문내용

reg [2:0] state, next;
//State Register (상태 레지스터 블록)
always @(posedge clk or posedge start) begin
if(start==1) state <= S0;
else state <= next;
end
// Next State Logic (다음 상태를 지정하는 블록)
always @(state or w)begin
next = 3`bx;
case(state)
S0 : if(w) next = S1;
else next = S6;
S1 : if(w) next = S2;
else next = S3;
S2 : next = S5;
S3 : next = S4;
S4 : if(w) next = S7;
else next = S2;
S5 : if(w) next = S5;
else next = S4;
S6 : if(w) next = S3;
else next = S6;
S7 : if(w) next = S0;
else next = S7;
endcase
end
//Output Logic (출력을 지정하는 블록)
assign j = (((state==S1)||(state==S2))||(state==S4));
assign k = (((state==S5)||(state==S6))||(state==S7));

참고 자료

없음

압축파일 내 파일목록

mealyfsm.v
moorefsm.v
rpt2_2007160081.hwp
tb_mealyfsm.v
tb_moorefsm.v
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