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컴구조- 명령어 싸이클과 명령어 파이프라이닝

저작시기 2010.01 |등록일 2012.01.12 파워포인트파일MS 파워포인트 (pptx) | 29페이지 | 가격 3,000원

소개글

명령어 파이프링과 명령어 사이클에 관한 발표 자료입니다.

목차

명령어 싸이클
인출사이클
실행사이클

명령어 파이프라이닝
파이프라이닝의 개념
파이프라이닝의 종류
파이프라이닝의 속도계산

본문내용

MAR ( Memory Address Resister )
기억장치로부터 입/출력되는
데이터의 주소를 기억하고 있는 레지스터
PC( Program Counter )
CPU내의 제어장치 레지스터
PC는 CPU에서 다음에 실행할 명령어의 번지를 기억
MBR ( Memory Buffer Resiter )
기억장치로 부터 입/출력되는 데이터
자체를 기억하고 있는 레지스터
IR ( Instruction Resister )
명령레지스터로 CPU가 현재 수행하고 있는 명령어를 기억
인출사이클의 마이크로 연산

.
.
if 명령어가 6개라면 t = 4 +(6-1) = 9 μs
명령어가 10개라면 t = 4 +(10-1) = 13 μs
명령어가 100개라면 t = 4 +(100-1) = 103 μs
명령어가 1000개라면 t = 4 +(1000-1) = 1003 μs
Sp(파이프라이닝 속도 향상)정도를 살펴보면 다음과 같다.
if 명령어가 10개라면 Sp = 10*4 / 13 = 3.08 배
명령어가 100개라면 Sp = 100*4 / 103 = 3.88 배
명령어가 1000개라면 Sp = 1000*4 / 1003 = 3.99 배
명령어가 ∞이면 Sp = 4 배


명령어 파이프라이닝
모든 명령어들이 파이프 라인 단계를 거치지는 않기 때문
4단계 파이프라이닝에서 IF와 OF단계가 동시에 기억장치를 액세스하는 경우 기억장치 충돌이 일어나 지연이 발생할 수 있음
조건분기 명령어가 실행되면 미리 인출해 처리하던 명령어들이 무효화

참고 자료

없음
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