검색어 입력폼

컴구플젝

저작시기 2011.12 |등록일 2012.01.07 한글파일한컴오피스 (hwp) | 8페이지 | 가격 3,000원

소개글

만점자료입니다.

목차

1. 개요

2. 설계

3. 회로도

4. 결론 및 고찰

본문내용

2) 설계 과정
① Address map으로부터 A0은 항상 0임을 알 수 있다. A0은 각 memory의 CS2에 연결하여 CS2는 항상 Low 값을 가지도록 한다. 따라서 각 memory의 CS1에 의해서 memory 작동을 결정하게 된다. 각 memory의 CS1에는 본 설계에서 설계한 control signal이 입력된다.

② CPU의 read, write 신호는 RAM 10개의 read, write에 모두 입력된다. ROM은 CPU의 ‘read’신호가 enable 되었을 때에 동작하기 때문에, 각 ROM의 CS1에 입력되는 control signal과 CPU의 ‘read` 신호를 AND gate로 연결한다. 각 memory의 address 입력은 size에 알맞은 CPU의 address bits가 입력된다.

③ 각 memory의 control signal을 만들기 위해 38 decoder 2개와 24 decoder 1개를 사용하였다. 각 decoder의 입력은 위 address map에서 색깔로 구분하였다.
‣ A1, A2, A3 → 38 decoder (Decoder1)
‣ A4, A5, A6 → 38 decoder (Decoder2)
‣ A7, A8 → 24 decoder (Decoder3)

④ 아래의 표는 각 decoder에 대한 입력과 출력을 나타낸 것이다. 논리식을 만들기 위해 각 출력에 대한 symbol을 정의하였다. Address map을 참조하여 각 memory가 enable되는 조건의 decoder output을 조합하여 control signal을 만들 수 있다.

참고 자료

없음
다운로드 맨위로