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MOSFET 소스 접지 증폭기 실험 결과 보고서

저작시기 1997.01 |등록일 2011.01.28 한글파일한글 (hwp) | 5페이지 | 가격 3,000원

소개글

교수님께 칭찬받고 A+ 받은 과제 입니당.. 성심껏했어요

목차

1. 실험 목적
2. 실험 이론
3. 사용기기 및 부품
4. 실험 내용
5. 실험 회로
6. 실험 결과
7. 토의

본문내용

1. 실험 목적 : MOSFET 증폭기의 바이어스 방식을 공부하고, MOSFET를 이용한 CS의 전압이득을 측정한다.
2. 실험 이론 : MOSFET를 이용한 증폭기 회로의 바이어스 방법은 JFET을 이용한 증폭기의 바이어스 방법과 같이 voltage divide 방식과 self-bias 방식의 두 가지가 있다.
MOSFET은 BJT에 비해 아주 작은 크기로 만들 수 있고 제조공정이 비교적 간단하다. 그리고 MOSFET만을 사용하여 디지털 논리기능과 메모리 기능을 실현할 수도 있다. 이런 이유로 현재 대부분의 초대규모집적회로(VLSI)는 MOSFET으로 만들어진다. 또한 MOSFET은 아날로그 집적회로설계에도 많이 이용되고 있다.
소스 공통 접속은 FET로 구성 가능한 기본 증폭기 중의 하나이다. 이 접속은 가장 흔히 사용되며, 매우 높은 입력 임피던스와 보통의 높은 출력 임피던스 및 큰 전압 이득을 나타내고 있다. 입력 신호가 게이트와 소스 단자에 가해지고, 출력은 드레인과 소스 사이의 부하 저항으로부터 얻어진다. 게이트 접합이 정상적인 동작에서는 역방향으로 바이어스 되어 있어야 하므로 외부적으로 고정 바이어스를 가해야 할 필요가 흔히 있다. 다른 바이어스 방법으로는 소스 저항을 이용하여 게이트를 소스보다 다른 전위로 실효적으로 만드는 기법이 있다.
3. 사용기기 및 부품 : 직류 전원 15V, 저항 2.2MΩ, 저항 1kΩ, 저항 10kΩ, 콘덴서 0.047㎌ 2개, 콘덴서 100㎌ 1개, MOSFET 3N211, 오실로스코프, Function Generator
4. 실험 내용 : 1) 아래의 실험 회로를 구성한다. 전원장치의 출력전압을 VDD=+15V로 맞추 고 신호발생기의 출력을 f=1kHz 정현파 신호 전압을 최소로 조절한다.
2) 스위치를 닫고, 오실로스코우프로 출력신호 전압 VOUT를 관찰하면서, 찌그러 짐이 없는 최대 출력 신호 VOUT가 될 때까지 증폭기의 입력 신호, 즉 신호발 생기의 출력신호전압을 서서히 증가시킨다.
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