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J-FET 증폭기 전자회로 실험결과 보고서

저작시기 1997.01 |등록일 2011.01.28 한글파일한글 (hwp) | 14페이지 | 가격 3,000원

소개글

교수님께 칭찬받고 A+ 받은 과제 입니당.. 성심껏했어요

목차

1. 실험 목적
2. 실험 이론
3. 사용기기 및 부품
4. 실험 내용
5. 실험 회로
6. 실험 결과
7. 토의

본문내용

1. 실험 목적 : FET 소스공통 증폭기의 전압이득 및 위상 관계를 결정한다.
2. 실험 이론 : 소스공통(common source) 접속은 FET로 구성 가능한 기본 증폭기 중의 하나이다. 이 접속은 갖아 흔히 사용되며, 매우 높은 입력임피던스와 보통의 높은 출력 임피던스 및 상당한 전압이득을 나타내고 있다. 입력신호가 게이트와 소스단자에 가해지고, 출력은 드레인과 소스 사이의 부하저항으로부터 얻어진다. 게이트 접합이 정상적인 동작에서는 역방향으로 바이어스 되어 있어야 하므로 외부적으로 고정 바이어스를 가해야 할 필요가 흔히 있다.
3. 사용기기 및 부품 : 직류 전원 12V, 저항 470Ω, 저항 470kΩ, 저항 2.2kΩ, 콘덴서 10㎌, 콘덴서 0.1㎌ 2개, 트랜지스터 K30A JFET, 오실로스코프, Function Generator
4. 실험 내용 : 1) 아래의 실험 회로를 구성한다.
2) AF 신호발생기를 FET의 입력에 연결하고, 신호 발생기의 출력이 1000Hz, 0.1V 가 되도록 조정한다.
3) 오실로스코프를 증폭기의 입력신호로부터 동기 시키고, 입력 및 출력 파형 을 그리고, 입력파형과 출력파형 사이의 위상관계를 표시한다. 또한 이 증폭 기의 전압이득을 결정한다.

<중 략>

- 실험과정 (5)번은 의 변화에 따른 출력전압과 이득을 알아보는 실험이다. Av==이다. Vgs는 가 커지면 Vgs도 같이 커진다. 따라서 전압이득은 가 커지면 전압이득이 작아진다.
- 실험과정 (6)번은 입력 신호의 크기를 서서히 증가시키면서 파형을 관찰하는 실험인데, 입력 신호의 크기가 커질수록 출력 파형이 커졌고, 어느 전압 이상부터는 윗부분의 파형이 잘리는 것을 볼 수 있었다.
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