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실험3. 가산기와 감산기 결과보고서

저작시기 1997.01 |등록일 2011.01.11 한글파일한글 (hwp) | 9페이지 | 가격 1,000원

소개글

가산기와 감산기

목차

없음

본문내용

실험3. 가산기와 감산기
(1) 예비보고서에서 구상한 반가산기를 구성하고 그 결과를 확인하라.
< 회로도 >
< 회로를 구성한 모습 >
< (0,1)(1,0)을 입력했을 때의 모습 >
< (1,1)을 입력했을 때의 모습 >
<(0,0)을 입력했을 때의 모습>
<위 : 입력 전압, 아래 : 출력 전압 >
2개의 2진수 A와 B를 가산하여 그 합의 출력 S와 윗자리로의 자리올림수C의 출력을 얻는 논리회로(반가산기)를 구성한 것이다.
(0,0)를 입력했을 때는 S:0, C:0이 나오고 (0,1) (1,0)일 경우는 S:1, C:0이 출력되었고 (1,1)을 입력했을 때는 S:0, C:1이 나온 것을 알 수 있다. 위의 결과를 표로 나타내서 진리표를 만들어 보면 아래와 같다.

(중략)

실험4에서는 위의 실험에서 한자리의 2진수 두 수만을 뺄 수 있었다. 하지만 이번엔 전감산기를 통해 바로 이전 위치의 비트 계산에 빌려 준 받아 내림 값을 포함하여 두 비트들의 뺄셈을 수행하는 전감산기를 통해 뺄셈에 사용되는 빌림(B)에 대해서 잘 알 수 있었다.
실험5에서는 2-bit parallel adder와 2-bit serial adder중에 2bit parallel adder만 구성하여 결과를 확인하는 실험을 했다. 2bit parallel adder는 최하위 비트부터 전가산기의 비트들을 더한 후 합S와 캐리C를 출력한다. A와 B를 더하는 경우 그 결과는 가 된다. 이를 통해 더 자리수가 증가하게 된다 해도 전가산기를 병렬로 계속 연결함으로써 더 큰 수도 계산할 수 있다는 사실을 새롭게 알게 되었다.
이런 실험들을 통해 미흡하지만 가산기와 감산기의 기본 구조와 동작원리를 좀더 확실히 이해 할 수 있는 시간이 되었다.
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